具有加大建立和保持时间的容限的串行器－解串器电路

摘要

提供具有加大建立和保持时间的容限的串行器－解串器电路。该电路包括：数据变形控制电路，响应基准时钟信号，接收第一时钟信号和数据信号，延迟数据信号，输出延迟的数据信号；锁存电路，响应基准时钟信号，锁存并输出延迟的数据信号。串行转换器电路响应基准时钟信号接收并串行化锁存电路的输出信号以输出串行数据；及串行转换器电路和锁相回路。PLL响应外部基准时钟信号产生基准时钟信号。串行器－解串器电路不用第一时钟信号，而用振荡器产生的带小抖动的信号作为至PLL的输入时钟，从而产生不带噪声的基准时钟信号，改善串行器－解串器电路的操作。将从PLL输出的基准时钟信号锁定到数据信号，以加大数据信号锁存操作期间的建立和保持时间的容限。

主权项

1.一种串行器-解串器电路，包括：数据变形控制电路，用于响应基准时钟信号，接收第一时钟信号和数据信号，延迟该数据信号，并且输出延迟的数据信号；锁存电路，用于响应基准时钟信号，锁存并输出延迟的数据信号；串行转换器电路，用于响应基准时钟信号，接收并串行化从锁存电路输出的延迟的数据信号，以输出串行数据；以及锁相回路(PLL)，用于响应外部基准时钟信号，产生基准时钟信号。