| 主权项 |
1.一种半导体记忆装置,包括:第一反相器,由第一PMOS电晶体和第一NMOS电晶体所构成;第二反相器,由第二PMOS电晶体和第二NMOS电晶体所构成,同时输入用端子连接在前述第一反相器之输出用端子上并且输出用端子连接在前述第一反相器之输入用端子上;第三NMOS电晶体,连接前述第一反相器之输出用端子;以及第四NMOS电晶体,连接前述第二反相器之输出用端子,其特征在于:在N井区域,形成前述第一和第二PMOS电晶体,同时,在第一P井区域,形成前述第一和第三NMOS电晶体,并且,在第二P井区域,形成前述第二和第四NMOS电晶体,另一方面,在前述第三NMOS电晶体,配置第一字元线,在前述第四NMOS电晶体,配置第二字元线。2.如申请专利范围第1项之半导体记忆装置,其中,源极和汲极系形成第一和第二PMOS电晶体,以便于沿着垂直于第一和第二字元线之方向,排列成为一列。3.如申请专利范围第1项之半导体记忆装置,其中,将第一和第二PMOS电晶体之源极,连接在形成于N井区域上之P+扩散区域之电源电位上。4.如申请专利范围第1项之半导体记忆装置,其中,源极和汲极系形成第一和第三NMOS电晶体,以便于沿着垂直于第一字元线之方向,排列成为一列。5.如申请专利范围第1项之半导体记忆装置,其中,源极和汲极系形成第二和第四NMOS电晶体,以便于沿着垂直于第二字元线之方向,排列成为一列。6.如申请专利范围第1项之半导体记忆装置,其中,第一P井区域和构成其他记忆体单元之第二P井区域,系使得相同之P井区域,成为共有化,第二P井区域和构成其他记忆体单元之第一P井区域,系使得相同之P井区域,成为共有化。7.如申请专利范围第6项之半导体记忆装置,其中,将第一NMOS电晶体之源极和构成其他记忆体单元之第二NMOS电晶体之源极,连接在形成于P井区域上之N+扩散区域之接地电位。8.如申请专利范围第1项之半导体记忆装置,其中,将第一和第二P井区域以及N井区域,沿着垂直于第一和第二字元线之方向,形成为长方形。9.如申请专利范围第1项之半导体记忆装置,其中,在连接于第三NMOS电晶体之字元线和连接于第四NMOS电晶体之字元线间,配置电源线或接地线。10.一种半导体记忆装置,包括:第一反相器,由第一NMOS电晶体和第一PMOS电晶体所构成;第二反相器,由第二NMOS电晶体和第二PMOS电晶体所构成,同时输入用端子连接在前述第一反相器之输出用端子上并且输出用端子连接在前述第一反相器之输入用端子上;第三NMOS电晶体,连接前述第一反相器之输出用端子;以及第四NMOS电晶体,连接前述第二反相器之输出用端子,其特征在于:在P井区域,形成前述第一至第四NMOS电晶体,同时,在第一N井区域,形成前述第一PMOS电晶体,并且,在第二N井区域,形成前述第二PMOS电晶体,另一方面,在前述第三NMOS电晶体,配置第一字元线,在前述第四NMOS电晶体,配置第二字元线。11.如申请专利范围第10项之半导体记忆装置,其中,源极和汲极系形成第一至第四NMOS电晶体,以便于沿着垂直于第一和第二字元线之方向,排列成为一列。12.如申请专利范围第10项之半导体记忆装置,其中,将第一和第二NMOS电晶体之源极,连接在形成于P井区域上之N+扩散区域之接地电位上。13.如申请专利范围第10项之半导体记忆装置,其中,第一N井区域和构成其他记忆体单元之第二N井区域,系使得相同之N井区域,成为共有化,第二N井区域和构成其他记忆体单元之第一N井区域,系使得相同之N井区域,成为共有化。14.如申请专利范围第13项之半导体记忆装置,其中,将第一PMOS电晶体之源极和构成其他记忆体单元之第二PMOS电晶体之源极,连接在形成于N井区域上之P+扩散区域之电源电位。15.如申请专利范围第10项之半导体记忆装置,其中,将第一和第二N井区域以及P井区域,沿着垂直于第一和第二字元线之方向,形成为长方形。16.如申请专利范围第10项之半导体记忆装置,其中,在连接于第三NMOS电晶体之字元线和连接于第四NMOS电晶体之字元线间,配置电源线或接地线。图式简单说明:图1系显示藉由本发明之实施形态1所形成之半导体记忆装置之布局构造图。图2系显示图1之半导体记忆装置之电路图。图3系显示藉由本发明之实施形态2所形成之半导体记忆装置之布局构造图。图4系显示图3之半导体记忆装置之电路图。图5系显示藉由本发明之实施形态3所形成之半导体记忆装置之布局构造图。图6系显示图5之半导体记忆装置之电路图。图7系显示藉由本发明之实施形态4所形成之半导体记忆装置之布局构造图。图8系显示图7之半导体记忆装置之电路图。图9系显示习知之半导体记忆装置之布局构造图。 |
