| 主权项 |
1.一种半导体装置,其包括:第一绝缘体电容,其系于基板上形成;以及第二绝缘体电容,其系于上述基板上形成且容量大于第一绝缘体电容;在本装置上,第一绝缘体电容包含:第一导电体区域,其系于基板上形成;第一绝缘膜,其系于第一导电体区域上形成,且系兼用层间绝缘膜和第一绝缘体电容之诱电体膜;第二绝缘膜,其系于第一绝缘膜上形成,且为构成第一绝缘体电容之诱电体膜的一部份及第二绝缘体电容之诱电体膜;以及第一导电体膜,其系在第二绝缘膜上形成;第一绝缘体电容的容量系根据上述第一导电体膜之形成面积而定。2.如申请专利范围第1项之半导体装置,其上述第一绝缘膜系由单层或多层之氧化矽层所构成,且其上述第二绝缘膜系由氮化矽层所构成。3.如申请专利范围第1项之半导体装置,其上述第一绝缘体电容系属于100fF以下范围。4.如申请专利范围第1项之半导体装置,其上述第一绝缘电容系属于100fF以下范围,而上述第二绝缘电容系属于超过100fF以上范围。5.如申请专利范围第1项之半导体装置,其在同一导电体区域形成:第一导电体区域,其系构成上述第一绝缘体电容之下部电极;以及第二导电体区域,其系构成上述第二绝缘体电容之下部电极;在上述第一绝缘膜上形成:上述第一绝缘体电容之诱电体膜的一部份;以及一绝缘膜,其系具有用来决定第二绝缘体电容之容量的开口部;在上述第二绝缘膜上形成:上述第一绝缘体电容之诱电体膜的其他部份,以及上述第二绝缘体电容之诱电体膜;在同一导电体层上形成:上述第一绝缘体电容之上部电极,以及上述第二绝缘体电容之上部电极。6.一种半导体装置之制造方法,系用来制造一半导体装置,而该半导体装置系在同一半导体基板上形成具不同单位容量値的第一绝缘体电容及第二绝缘体电容;其包含:一种形成工序,其系在上述半导体基板上搀杂不纯物,来形成第一导电体区域和第二导电体区域;第一绝缘膜形成工序,其系兼用上述第一导电体区域和上述第二导电体区域上之层间绝缘膜和第一绝缘体电容之诱电体膜;开口部形成工序,其系位于第二诱电体区域上之第一绝缘膜;第二绝缘膜形成工序,其包含:上述第一绝缘体电容之诱电体膜的一部份,其位于上述第一绝缘膜及上述开口部内;以及第二绝缘体电容之诱电体膜;一种导电体膜形成工序,其包含:第一绝缘体电容,其系位于上述第二绝缘体膜上;以及上述第二绝缘体电容之各上部电极;而上述第一绝缘体电容之容量系依据上述导电体膜的形成面积来决定。7.如申请专利范围第6项之半导体装置之制造方法,其上述第一绝缘膜系由单层或多层之氧化矽层所构成,且其上述第二绝缘膜系由氮化矽层所构成。图式简单说明:图1为与本发明之半导体装置有关之实施型态概略图。图2显示第二MIS电容之容量値与其误差度间的关系。图3A为一制造工序切面图,其系显示与本发明之半导体装置制造方法有关之实施型态。图3B为一制造工序切面图,其系显示与本发明之半导体装置制造方法有关之实施型态。图3C为一制造工序切面图,其系显示与本发明之半导体装置制造方法有关之实施型态。图3D为一制造工序切面图,其系显示与本发明之半导体装置制造方法有关之实施型态。图3E为一制造工序切面图,其系显示与本发明之半导体装置制造方法有关之实施型态。图3F为一制造工序切面图,其系显示与本发明之半导体装置制造方法有关之实施型态。图4为向来之MIS电容之概略结构切面图。图5为PDIC电路结构之概略电路图。 |
