| 主权项 |
1.一种用于制造具至少一记忆体区域(8)与一逻辑区域(6)之半导体基底(22)的半导体产品的方法,具有以下的步骤:a)当作闸极介电质层的介电层(2)以及半导体层(4)被施加到记忆体与逻辑区域(6,8)内半导体基底(22)的表面上;b)首先对记忆体区域(8)内的半导体层(4)定义出图案,形成闸极(22);c)在相邻到所形成的闸极(22)的记忆体区域(8)内,将形成源极与汲极区域(56)的杂质加到半导体基底(22)内;d)记忆体区域(8)内闸极(22)之间的间隔被大幅度的用绝缘材料(20)填满;以及e)在后续步骤中,对逻辑区域(6)内的半导体层(4)定义出图案形成闸极(21),并对闸极(21)进行掺杂处理,有一部分的这些闸极(21)是n型掺杂而其他部分的是p型掺杂。2.如申请专利范围中第1项之方法,其中利用对闸极(22)侧壁的热氧化,而在记忆体区域(8)内闸极(22)的侧壁上形成绝缘边缘网(18)。3.如申请专利范围中第1项之方法,其中依据步骤b)形成记忆体区域(8)内闸极(22)之前,先对记忆体区域(8)内的半导体层(4)进行掺杂。4.如申请专利范围中第3项之方法,其中施加上掺杂过的半导体层(42),给对记忆体区域(8)内的半导体层(4)进行掺杂用。5.如申请专利范围中第1项之方法,其中依据步骤b)形成记忆体区域(8)内闸极(22)之前,先将绝缘层(10)施加到逻辑区域(6)内的半导体层(4)上。6.如申请专利范围中第1至5项之一的方法,其中半导体层(4)包括第一与第二部分层(34),该第二部分层(34)覆盖住只在逻辑区域或记忆体区域内的第一部分层(26)上,其结果是藉施加第二部分层(34)到第一部分层(26)上,而让在该二区域(6,8)之一内的半导体层(4)被材料强化。7.如申请专利范围中第6项之方法,其中为了形成包括二部分层的半导体层(4),-将蚀刻阻止层(28)施加到沉积在整个面积上的第一部分层(26),其中蚀刻阻止层只覆盖住逻辑区域内或记忆体区域内的第一部分层(26);-形成第二部分层(34)的进一步的半导体材料,被施加到蚀刻阻止层(28)的整个表面上,以及第一部分层(26)中未被蚀刻阻止层(28)覆盖住的区域上,结果,第一与第二部分层(26,34)是直接位于蚀刻阻止层(28)留下之区域内的其他薄层之上;-加上光罩(36)到第二部分层(34)中未被蚀刻阻止层(28)覆盖住的区域上;以及-使用该光罩(36),利用蚀刻处理而从蚀刻阻止层(28)去除掉第二部分层(34),其结果是只有被第一部分层(26)上之光罩(36)所覆盖住之区域内的第二部分层(34)会留下来,而且二个部分层一起形成材料强化半导体层(4)。8.如申请专利范围中第7项之方法,其中该蚀刻阻止层(28)是在蚀刻掉第二部分层后而被除掉。9.如申请专利范围中第7项之方法,其中该绝缘层(10)被加到第二部分层(34)上,并与第二部分层(34)一起被蚀刻掉,其结果是只在第二部分层(34)上有绝缘层(10)留下。10.如申请专利范围中第8项之方法,其中该绝缘层(10)被加到第二部分层(34)上,并与第二部分层(34)一起被蚀刻掉,其结果是只在第二部分层(34)上有绝缘层(10)留下。11.如申请专利范围中第9项之方法,其中该绝缘层(10)是由氮化矽构成。12.如申请专利范围中第6项之方法,其中该第二部分层(34)覆盖住只有在逻辑区域(6)内的第一部分层(26)。13.如申请专利范围中第11项之方法,其中该第二部分层(34)覆盖住只有在逻辑区域(6)内的第一部分层(26)。14.如申请专利范围中第1项之方法,其中至少一导电含金属层(14)与绝缘层(16)被加到记忆体区域(8)内的半导体层(4)上,并被定义出图案,与半导体层(4)一起形成闸极(22)。15.如申请专利范围中第6项之方法,其中至少一导电含金属层(14)与绝缘层(16)被加到记忆体区域(8)内的半导体层(4)上,并被定义出图案,与半导体层(4)一起形成闸极(22)。16.如申请专利范围中第13项之方法,其中至少一导电含金属层(14)与绝缘层(16)被加到记忆体区域(8)内的半导体层(4)上,并被定义出图案,与半导体层(4)一起形成闸极(22)。17.如申请专利范围中第14项之方法,其中至少一导电含金属层(14)包括氮化钨与钨层(44,46),而且绝缘层(16)是由氮化矽构成。18.如申请专利范围中第15项之方法,其中至少一导电含金属层(14)包括氮化钨与钨层(44,46),而且绝缘层(16)是由氮化矽构成。19.如申请专利范围中第16项之方法,其中至少一导电含金属层(14)包括氮化钨与钨层(44,46),而且绝缘层(16)是由氮化矽构成。20.如申请专利范围中第1项之方法,其中在逻辑区域(6)内的闸极(21)形成后,源极与汲极区域(82,84)是相对于闸极(21)而在侧面上产生。21.如申请专利范围中第6项之方法,其中在逻辑区域(6)内的闸极(21)形成后,源极与汲极区域(82,84)是相对于闸极(21)而在侧面上产生。22.如申请专利范围中第19项之方法,其中在逻辑区域(6)内的闸极(21)形成后,源极与汲极区域(82,84)是相对于闸极(21)而在侧面上产生。23.一种具有至少一记忆体区域(8)与一逻辑区域(6)之半导体基底(22)的半导体产品,-在记忆体区域以及逻辑区域内,用半导体材料做成的闸极(12,21)是位于介电层(2)上,当作闸极介电质层,-介电层(2)在逻辑与记忆体区域(6,8)中具有相同厚度,以及-逻辑区域(6)内闸极(21)的一部分是用p型掺杂,而逻辑区域(6)内闸极(21)的其他部分是用n型掺杂其中该逻辑区域或记忆体区域内闸极(12,21)的半导体材料(4),具有比相对应其他区域内还大的材料厚度。24.如申请专利范围中第23项之半导体产品,其中该逻辑区域(6)内闸极(21)的半导体材料(4),具有比记忆体区域(8)内闸极(12)的半导体材料(4)还大的材料厚度。25.如申请专利范围中第23或24项之半导体产品,其中该半导体产品是内建的DRAM。图式简单说明:图1A至1C是依据本发明方法之示意图式序列;以及图2至28是更加详细比较的序列。 |
