| 主权项 |
1.一种半导体装置,系排列复数个输出位元所构成的半导体装置,其特征为:以与输出位元群之端部邻接之方式,形成与该输出位元为相同形状的仿真图案。2.一种半导体装置,系排列复数个输出1位元而构成所希望之输出位元群的驱动器驱动用半导体装置,其特征为:以与输出位元群之端部邻接之方式,形成与该输出位元为相同形状的仿真图案。3.如申请专利范围第1项之半导体装置,其中,前述仿真图案系形成在配置有复数个前述输出位元之区域内的剩余空间。4.如申请专利范围第2项之半导体装置,其中,前述仿真图案系形成在配置有复数个前述输出位元之区域内的剩余空间。5.如申请专利范围第2项之半导体装置,其中,前述仿真图案系以与构成阴极驱动器、阳极驱动器、图像用之阳极驱动器的各输出位元群之端部邻接的方式分别形成。6.如申请专利范围第5项之半导体装置,其中,构成前述阴极驱动器、阳极驱动器、图像用之阳极驱动器的各输出位元群于相邻之区域所形成的仿真图案之输出数,比各输出位元群于不相邻之区域所形成的各个仿真图案之输出数更少。7.如申请专利范围第1项至第6项中任一项之半导体装置,其中,前述仿真图案与闸极用配线为相同形状。8.一种半导体装置之图案布局方法,系排列复数个输出位元所构成的半导体装置之图案布局方法,其特征为:以输出位元群之端部邻接之方式,形成与该输出位元相同形状的仿真图案。9.一种半导体装置之图案布局方法,系排列复数个输出1位元而构成所希望之输出位元群的驱动器驱动用之半导体装置之图案布局方法,其特征为:以与输出位元群之端部邻接之方式,形成与该输出位元相同形状的仿真图案。10.如申请专利范围第8项之半导体装置之图案布局方法,其中,使前述仿真图案形成在配置有复数个前述输出位元之区域内的剩余空间。11.如申请专利范围第9项之半导体装置之图案布局方法,其中,使前述仿真图案形成在配置有复数个前述输出位元之区域内的剩余空间。12.如申请专利范围第9项之半导体装置之图案布局方法,其中,以与构成阴极驱动器、阳极驱动器、图像用之阳极驱动器的各输出位元群之端部邻接的方式分别形成前述仿真图案。13.如申请专利范围第12项之半导体装置之图案布局方法,其中,使构成前述阴极驱动器、阳极驱动器、图像用之阳极驱动器的各输出位元群于相邻之区域所形成的仿真图案之输出数,配置成比各输出位元群于不相邻之区域所形成的各个仿真图案之输出数更少。14.如申请专利范围第8项至第13项中任一项之半导体装置之图案布局方法,其中,使前述仿真图案图案化而形成与闸极用配线相同的形状。图式简单说明:第1图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第2图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第3图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第4图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第5图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第6图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第7图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第8图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第9图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第10图(a)及(b)系本发明一实施形态之半导体装置之制造方法的剖视图。第11图(a)至(d)系本发明一实施形态之半导体装置之图案布局的俯视图。第12图系本发明一实施形态之半导体装置之图案布局的俯视图。第13图系习知半导体装置之图案布局的俯视图。 |
