| 主权项 |
1.一种暂存管理方法,包括步骤有:实施一第一控制模态,以复数个位元控制一记忆体之一位元罩幕区之使用状态;以及实施一第二控制模态,以一串列链结之方式控制该记忆体之一链结区。2.如申请专利范围第1项所述之暂存管理方法,其中该记忆体之位元罩幕区系可暂存实质大于最大资料长度之两倍。3.如申请专利范围第1项所述之暂存管理方法,其中该实施第二控制模态之步骤,系以一指标器记录该记忆体之链结区之头一个未使用之位址。4.如申请专利范围第1项所述之暂存管理方法,其中该记忆体系为一静态随机存取记忆体(SDRAM)。5.一种暂存管理方法,包括有:实施一第一控制模态,以复数个位元控制一记忆体之一位元罩幕区之使用状态;实施一第二控制模态,快取(cache)该记忆体之一链结区中复数个第一未使用位址;以及实施一第三控制模态,以一串列链结之方式控制该记忆体之链结区中复数个第二未使用位址。6.如申请专利范围第5项所述之暂存管理方法,其中该记忆体之位元罩幕区系可暂存实质大于最大资料长度之两倍。7.如申请专利范围第5项所述之暂存管理方法,其中该实施第三控制模态之步骤,系以一指标器指向该记忆体之链结区中该等第二未使用位址所形成串列链结之头(head)。8.如申请专利范围第5项所述之暂存管理方法,其中该记忆体系为一静态随机存取记忆体(SDRAM)。9.一种控制器,包括:复数个位元,用以控制一记忆体之一位元罩幕区之使用状态;以及一指标器,用以指向该记忆体之一链结区中一串列链结之头(head),而该串列链结系链结复数个未使用位址。10.如申请专利范围第9项所述之控制器,其中该记忆体之位元罩幕区系可暂存实质大于最大资料长度之两倍。11.如申请专利范围第9项所述之控制器,其中该记忆体系为一静态随机存取记忆体(SDRAM)。12.如申请专利范围第9项所述之控制器,其中该记忆体系为一动态随机存取记忆体(DRAM)。13.一种控制器,包括:复数个位元,用以控制一记忆体之一位元罩幕区之使用状态;复数个快取单元,用以快取该记忆体之一链结区中复数个第一未使用位址;以及一指标器,用以指向该记忆体之链结区中一串列链结之头,而该串列链结系链结复数个第二未使用位址。14.如申请专利范围第13项所述之控制器,其中该记忆体之位元罩幕区系可暂存实质大于最大资料长度之两倍。15.如申请专利范围第13项所述之控制器,其中该记忆体系为一静态随机存取记忆体(SDRAM)。16.如申请专利范围第13项所述之控制器,其中该记忆体系为一动态随机存取记忆体(DRAM)。17.如申请专利范围第9或13项所述之控制器,其中该位元罩幕区包括复数个区隔段(segment),而该串列链结区包括复数个区隔段。18.一种可提升暂存管理效益之交换控制器,包括有:复数个连接埠,用以传收复数个封包;复数个连接埠控制装置,耦接至该等连接埠;复数个伫列控制装置,耦接至该等连接埠控制装置,用以为该等连接埠控制装置要求伫列;一转送装置,耦接至该等连接埠控制装置,用以转送该等封包;一记忆体,规划有一位元罩幕区以及一串列链结区;以及一暂存控制装置,耦接至该记忆体及该等连接埠控制装置,且包含复数个位元以及一指标器,用以向该记忆体要求记忆体配置,以暂存该等封包;其中该等复数个位元用以代表该记忆体之位元罩幕区之使用状态,而该指标器用以指向该记忆体之串列链结区中一串列链结之头,而该串列链结系链结复数个第一未使用位址。19.如申请专利范围第18项所述之交换控制器,其中该暂存控制装置更包含复数个快取位址单元,用以快取该记忆体之串列链结区中复数个第二未使用位址。20.如申请专利范围第18项所述之交换控制器,其中该记忆体之位元罩幕区系实质地大于两倍最大乙太封包 (ethernetpacket)长度乘以该等连接埠之数目。21.如申请专利范围第18项所述之交换控制器,其中该记忆体之位元罩幕区系规划为复数个私有区而分别为该等连接埠所私有。22.如申请专利范围第18项所述之交换控制器,其中该记忆体系为一静态随机存取记忆体(SDRAM)。23.如申请专利范围第18项所述之交换控制器,其中该位元罩幕区之使用状态,而该指标器用以指向该记忆体之串列链结区。24.如申请专利范围第19项所述之交换控制器,其中该等快取位址单元系为一堆叠(stack)。图式简单说明:第1图:为一般暂存器与控制器连接结构方块示意图;第2图:为习用利用位元罩幕式(Bit Mask)暂存管理示意图;第3图:为习用利用链结串列方式(Linked List)暂存管理示意图;第4图:为本发明一较佳实施例之交换控制器方块示意图;第5图:为本发明一较佳实施例之管理暂存控制示意图;及第6图:为本发明一较佳实施例之实施链结串列方式暂存控制示意图。 |
