| 主权项 |
1.一种磁阻式随机存取记忆体电路,包括:一磁阻式记忆单元,具有一固定磁轴层、一自由磁轴层,以及设置于上述固定磁轴层以及自由磁轴层之间的第一第一绝缘层,上述磁阻式记忆单元具有一第一导通状态;一位元线,以一既定方向配置,用以产生一第一磁场,上述位元线具有一位元线导电区以及位于上述位元线导电区表面之位元线导磁区,且上述位元线导磁区于上述位元线导电区以及自由磁轴层之间具有一第一开口,以露出上述位元线导电区;一资料电极,耦接于上述固定磁轴层;一开关装置,耦接于上述资料电极以及一接地点之间,并具有一控制闸;一资料线,用以产生一第二磁场,上述资料线具有一资料线导电区以及位于上述资料线导电区表面之资料线导磁区,且上述资料线导磁区于上述资料线导电区以及资料电极之间具有一第二开口,以露出上述资料线导电区;一第二绝缘层,设置于上述资料电极以及资料线之间;以及一字元线,以垂直上述既定方向配置,并耦接于上述控制闸,用以提供一信号以导通上述开关装置,使得上述第一磁场以及第二磁场改变上述自由磁轴层之磁轴方向,致使上述磁阻式记忆单元之导通状态由上述第一导通状态改变为一第二导通状态。2.如申请专利范围第1项所述之磁阻式随机存取记忆体电路,其中上述第一导通状态为高阻抗状态。3.如申请专利范围第2项所述之磁阻式随机存取记忆体电路,其中上述第二导通状态为低阻抗状态。4.如申请专利范围第1项所述之磁阻式随机存取记忆体电路,其中上述开关装置为电晶体。5.如申请专利范围第4项所述之磁阻式随机存取记忆体电路,其中上述开关装置为NMOS电晶体。6.如申请专利范围第1项所述之磁阻式随机存取记忆体电路,其中上述固定磁轴层与上述资料电极系一体成型。7.一种磁阻式随机存取记忆体电路,包括:一磁阻式记忆单元,具有一固定磁轴层、一自由磁轴层,以及设置于上述固定磁轴层以及自由磁轴层之间的绝缘层,上述磁阻式记忆单元具有一第一导通状态;一第一位元线,以一既定方向配置,用以耦接上述自由磁轴层;一资料电极,耦接于上述固定磁轴层,具有一第一端点、一第二端点;一导磁元件,设置于上述资料电极;一开关装置,耦接于上述第一端点以及一接地点之间,并具有一控制闸;一字元线,以垂直上述既定方向配置,并耦接于上述控制闸,用以提供一信号以导通上述开关装置;以及一第二位元线,耦接于上述第二端点,用以提供编程电流,当上述开关装置导通时,上述编程电流流经上述资料电极,并经由上述开关装置而流至接地点,而上述编程电流流经上述资料电极时所产生之磁场改变上述自由磁轴层之磁轴方向,使得上述磁阻式记忆单元之导通状态由上述第一导通状态改变为一第二导通状态。8.如申请专利范围第7项所述之磁阻式随机存取记忆体电路,其中上述第一位元线于上述编程电流流经上述资料电极时系浮接。9.如申请专利范围第7项所述之磁阻式随机存取记忆体电路,其中上述资料电极更包括:一抗强磁层,用以接触上述固定磁轴层以固定上述固定磁轴层之磁轴方向;及一导电基板,设置于上述抗强磁层以及导磁元件之间以避免上述导磁元件之磁轴被上述抗强磁层所固定。10.如申请专利范围第7项所述之磁阻式随机存取记忆体电路,其中上述第一导通状态为高阻抗状态。11.如申请专利范围第10项所述之磁阻式随机存取记忆体电路,其中上述第二导通状态为低阻抗状态。12.如申请专利范围第7项所述之磁阻式随机存取记忆体电路,其中上述开关装置为电晶体。13.如申请专利范围第12项所述之磁阻式随机存取记忆体电路,其中上述开关装置为NMOS电晶体。14.如申请专利范围第7项所述之磁阻式随机存取记忆体电路,其中上述固定磁轴层与上述资料电极系一体成型。图式简单说明:第1图系显示传统MRAM阵列之架构图。第2A图及第2B图系显示MRAM单元10之详细结构图。第3图系显示位元线与资料线所提供之磁场与MRAM切换条件之关系图。第4A图及第4B图系显示磁场分布与电流源之关系图。第5图系显示根据本发明第一实施例所述之磁阻式随机存取记忆体(MRAM)电路之架构图。第6图系显示根据本发明第二实施例所述之磁阻式随机存取记忆体(MRAM)电路之架构图。 |
