| 主权项 |
1.一种将资料写入半导体记忆装置之方法,此半导体记忆装置包含一记忆单元,一电源电位与一接地电位被供给至该记忆单元,且该记忆单元连接到第一和第二位元线,而此一方法包含下列步骤:产生一低于接地电位的负电压;及当资料写入记忆单元时,提供互补的资料信号给第一和第二位元线,且其中互补资料信号中之较低者实质上为负电压。2.如申请专利范围第1项之将资料写入半导体记忆装置之方法,其中:该记忆单元包含传输闸,这些传输闸会在资料写入时被打开、资料写入完成后被关闭;且在传输闸被关闭后,在第一和第二位元线会被施以一预充电位。3.如申请专利范围第2项之将资料写入半导体记忆装置之方法,其中:预充电位实质上为电源电位。4.如申请专利范围第1项之将资料写入半导体记忆装置之方法,其中:负电压系小于或等于PN接面的正向偏压。5.如申请专利范围第1项之将资料写入半导体记忆装置之方法,其中:半导体记忆装置是静态随机存取记忆体。6.如申请专利范围第1项之将资料写入半导体记忆装置之方法,更包含如下步骤:在提供负电压前,先提供接地电位给第一或第二位元线两者中之接到互补资料信号中之较低电位信号者。7.一种半导体记忆装置,包含一记忆单元,一电源电位和接地电位供给至该记忆单元,且该记忆单元连到一第一位元线和第二位元线,该半导体记忆装置包含:一电压下降电路,产生低于接地电位之负电压;一写入电路,当资料写入记忆单元时,此一电路产生互补的资料信号给第一和第二位元线,其中互补资料信号中之较低电位信号者实质上为负电压。8.如申请专利范围第7项之半导体记忆装置,其中:该记忆单元包含一传输闸,此传输闸在资料写入时会被导通,而于资料写入完成后会被断开;且在传输闸被断开后,一预充电位被施于第一和第二位元线上。9.如申请专利范围第8项之半导体记忆装置,其中:预充电位实质上为电源电位。10.如申请专利范围第7项之半导体记忆装置,其中:写入电路在提供负电压前,先提供接地电位给第一或第二位元线两者中之接到互补资料信号中之较低电位信号者。11.如申请专利范围第7项之半导体记忆装置,其中电压下降电路包括:一脉冲产生电路,当把资料写入记忆单元时提供一低脉冲;和一电容,接在脉冲产生电路后,以接收该一低脉冲并提供负电压。12.如申请专利范围第7项之半导体记忆装置,其中:该负电压小于或等于PN接面的正向偏压。13.如申请专利范围第7项之半导体记忆装置,其中:该半导体记忆装置为一静态随机存取记忆体。14.一种半导体记忆装置,包含:一记忆单元阵列,排列成行与列,各记忆单元都接到电源电位和接地电位;各行记忆单元连到第一和第二位元线;及一写入电路,当资料写入第一行的第一个记忆单元时,此一电路产生互补的资料信号给连到第一行记忆单元的第一和第二位元线,其中互补资料信号中较低电位者实质上为负电压。15.如申请专利范围第14项之半导体记忆装置,其中该写入电路包括:一电压下降电路,此一电路依照要写入的资料値,而提供负电压给连接到第一行记忆单元的第一或第二位元线中之预定的一者。16.如申请专利范围第15项之半导体记忆装置,更包括:一选择器电路,此一电路接在写入电路和复数行之记忆单元之间,俾于将资料写入第一个记忆单元时,使写入电路和第一行记忆单元之间电性连结。17.如申请专利范围第16项之半导体记忆装置,其中:选择器电路依照预定的位址値来提供电性连结。18.如申请专利范围第14项之半导体记忆装置,其中:各该记忆单元包含:第一绝缘闸场效应电晶体(IGFET),连接到第一位元线;及第二绝缘闸场效应电晶体,连接到第二位元线,以提供将资料写入记忆单元的资料路径。19.如申请专利范围第18项之半导体记忆装置,其中:各该记忆单元更包括第一和第二反向器,用来形成一锁存器以储存资料値。20.如申请专利范围第19项之半导体记忆装置,其中:第一和第二个绝缘闸场效电晶体是n型绝缘闸场效应电晶体。图式简单说明:图1是根据一实施例所做出来的波形图,它显示出一静态随机存取记忆体在写入时的操作情形。图2是根据一个实施例所画出来的电路示意图,它显示出半导体记忆装置一部分的电压下降电路和写入电路的架构。图3是一波形图,它显示出图2中电压下降电路和写入电路的操作情形。图4是一电路示意图,它显示出习用的SRAM的一部分。图5是一计时图,它显示在几种不同情况下,把资料写入习用SRAM其中一个记忆单位的情形。图6显示在不同的电源电压且位元线施以一低(写入)电位的情况下,将相反资料写入记忆单元所需的单元反向时间。图7显示,当定限电压因制程而有6的变异量时,在不同的电源电压且位元线施以一低(写入)电位的情况下,将相反资料写入记忆单元所需的单元反向时间。 |
