数据保持电路

摘要

公开了一种数据保持电路，其中即使出现软差错，也可以校正软差错，并且保持正常数值，该结构简单并且允许高速操作。在这个电路中，当在输出数据中出现软差错时，通过上拉路径或下拉路径校正软差错，并且当在上拉路径或下拉路径的数据中出现差错时，防止上拉路径中的差错数据和下拉路径中的差错数据彼此影响，并且关闭校正功能，使得输出数据不受影响。

主权项

1.一种数据保持电路，包括：保持输出数据的数据保持部分；与时钟同步地接受和保持输入数据作为上拉控制信号，并且在上拉控制信号是一个数值时上拉数据保持部分中保持的数据的上拉路径；和与时钟同步地接受和保持输入数据作为下拉控制信号，并且在下拉控制信号是另一个数值时下拉数据保持部分中保持的数据的下拉路径，其中配置上拉路径，使得不出现上拉控制信号从另一个数值改变成一个数值的差错，配置下拉路径，使得不出现下拉控制信号从一个数值改变成另一个数值的差错，上拉路径和下拉路径彼此独立并且上拉控制信号和下拉控制信号不彼此影响。