| 主权项 |
1.一种非挥发性半导体记忆胞,包括:一第一导电型半导体基底;一第二导电型共源极区,沿一第一方向位在该第一导电型半导体基底内;一第一汲极区与一第二汲极区,沿该第一方向位在该第一导电型半导体基底内,并与该共源极区任一端隔着一固定的距离;一绝缘膜,位在该第一导电型半导体基底上;一绝缘岛,位在该绝缘膜上,该绝缘岛与该绝缘膜皆在该共源极区之上且靠近该第二汲极区的一端;一导电性第一浮置闸,位在该绝缘膜上且靠近该第一汲极区之一端,该第一浮置闸与该绝缘岛相连;一导电性第二浮置闸,位在该第一浮置闸与该绝缘岛上;一介电膜,位在该第一与该第二浮置闸之曝露表面上;以及一导电性控制闸,延一第二方向位在该第二浮置闸上的该介电膜上方。2.如申请专利范围第1项所述之非挥发性半导体记忆胞,其中在该基底中每一该共源极区与该汲极区域上方之该绝缘膜较在其它区域的该绝缘膜厚。3.如申请专利范围第1项所述之非挥发性半导体记忆胞,其中该导电性第一浮置闸,位在该绝缘膜上且靠近该第一汲极区之一端也在该共源极区上的该绝缘膜上方。4.如申请专利范围第2项所述之非挥发性半导体记忆胞,其中该导电性第一浮置闸,位在该绝缘膜上且靠近该第一汲极区之一端也在该共源极区上的该绝缘膜上方。5.一种非挥发性半导体记忆胞,包括:一第一导电型半导体基底;一第二导电型共源极区,延一第一方向位在该第一导电型半导体基底内;一第一汲极区与一第二汲极区,延该第一方向位在该第一导电型半导体基底内,并与该共源极区任一端隔着一固定的距离;一绝缘膜,位在该第一导电型半导体基底上;一绝缘岛,位在该共源极区上的该绝缘膜上,而且也位在该绝缘膜上至该共源极区靠近该第二汲极区的一端;一导电性浮置闸,位在绝缘岛上,也位在该绝缘膜上至靠近该第一汲极区的该共源极区之一端;一介电膜,位在该浮置闸已曝光表面上;以及一导电性控制闸,沿一第二方向位在该第二浮置闸上的该介电膜上方。6.如申请专利范围第5项所述之非挥发性半导体记忆胞,其中在该基底中每一该共源极区与该汲极区域上方之该绝缘膜较在其它区域的该绝缘膜厚。7.如申请专利范围第5项所述之非挥发性半导体记忆胞,其中该导电性浮置闸,位在绝缘岛上,也位在该绝缘膜上至靠近该第一汲极区的该共源极区之一端也在该共源极区上的绝缘膜上。8.如申请专利范围第6项所述之非挥发性半导体记忆胞,其中该导电性浮置闸,位在绝缘岛上,也位在该绝缘膜上至靠近该第一汲极区的该共源极区之一端也在该共源极区上的绝缘膜上。9.一种组成一记忆胞阵列的非挥发性半导体记忆元件,该阵列具有一列方向与一行方向;该元件包括:一第一导电型半导体基底;复数个第二导电型共源极区,位在该第一导电型半导体基底的行方向中;复数个第二导电型汲极区,位在该基底行方向中,该些汲极区与每一该共源极区的任一端有一固定的距离;一绝缘膜,位在该基底上;复数个绝缘岛,位在每一该共源极区上的该绝缘膜上方,每一在该共源极区上的该绝缘岛也位在该绝缘膜上至该共源极区之第二端;复数个导电性第一浮置闸,位在该绝缘膜上至每一该共源极区第一端,该第一浮置闸与每一该绝缘岛相连;复数个导电性第二浮置闸,位在每一该绝缘岛上,也位在与该绝缘岛相连之该第一浮置闸上;复数个介电膜,位在每一该第一浮置闸已曝光表面,也位在该第一浮置闸上该第二浮置间的已曝光表面上;以及复数个导电性控制闸,位在列方向,每一该控制闸位在该些第二浮置闸上的该介电膜上。10.如申请专利范围第9项所述之非挥发性半导体记忆元件,其中该些汲极区与每一该共源极区的任一端有一固定的距离且该些共源极区与每一该汲极区的任一端之距离固定。11.如申请专利范围第10项所述之非挥发性半导体记忆元件,其中在每一该共源极与该汲极区上方的该绝缘膜比该基底其它区域上方的该绝缘膜要厚。12.如申请专利范围第9项所述之非挥发性半导体记忆元件,其中(每一)该第一浮置闸位在该绝缘膜上至每一该共源极区第一端,也位在该共源极区上该绝缘膜之上。13.如申请专利范围第10项所述之非挥发性半导体记忆元件,其中(每一)该第一浮置闸位在该绝缘膜上方至该共汲极区第一端,也位在该共源极区上该绝缘膜之上。14.如申请专利范围第11项所述之非挥发性半导体记忆元件,其中(每一)该第一浮置闸位在该绝缘膜上方至该共汲极区第一端,也位在该共源极区上该绝缘膜之上。15.一种组成一记忆胞矩阵的非挥发性半导体记忆体元件,该矩阵有一列方向与行方向;该元件包括:一第一导电型半导体基底;复数个第二导电型共源极区,位在该基底中行方向中;复数个第二导电型汲极区,位在该基底中行方向里,该些汲极区与每一该共源极区的任一端有一固定的距离;一绝缘膜,位在该基底上;复数个绝缘岛,位在每一该共源极区上的该绝缘膜上方,在该共源极区上的每一该绝缘岛也位在该绝缘膜上至该共源极区之第二端;复数个导电性浮置闸,位在每一该共源极区上,该浮置闸位在该共源极区上之每一该绝缘岛上方,也位在该绝缘上至该共源极区的第一端;复数个介电膜,位在每一该浮置闸已曝光表面上;以及复数个导电性控制闸,该些导电性控制闸位在列方向,每一该控制闸位在每一该些第二浮置闸上的该介电膜上方。16.如申请专利范围第15项所述之非挥发性半导体记忆元件,其中该些汲极区与每一该共源极区的任一端有一固定的距离,且该些共源极区与每一该汲极区的任一端之距离固定。17.如申请专利范围第16项所述之非挥发性半导体记忆元件,其中位在每一该共源极与该汲极区上方的该绝缘膜比该基底其它区域上方的该绝缘膜厚。18.如申请专利范围第15项所述之非挥发性半导体记忆元件,其中(每一)该浮置闸位在该共源极区上之每一该绝缘岛上方,也位在该绝缘膜上至该共源极区的第一端,也位在该共源极区上方的该绝缘膜上方。19.如申请专利范围第16项所述之非挥发性半导体记忆元件,其中(每一)该浮置闸位在该共源极区上之每一该绝缘岛上方,也位在该绝缘膜上至该共源极区的第一端,也位在该共源极区上方的该绝缘膜上方。20.如申请专利范围第17项所述之非挥发性半导体记忆元件,其中(每一)该浮置闸位在该共源极区上之每一该绝缘岛上方,也位在该绝缘膜上至该共源极区的第一端,也位在该共源极区上方的该绝缘膜上方。21.一种非挥发性半导体记忆体元件的制造方法,该非挥发性半导体记忆体元件包括形成在一第一导电型基底上方的一记忆胞矩阵,该矩阵具有列方向与行方向;该方法包括下面的步骤:形成复数个第二导电性共源极区,该复数个第二导电性共源极区位在该基底之行方向,因此在该基底内部定义复数个中介区,该中介区介于一对邻近的该共源极区之间;形成一绝缘膜,位在该基底中;形成复数个交替相连的绝缘狭长区与复数个第一导电狭长区,位在该绝缘膜行方向中,该第一导电狭长区位在与每一该共源极区的该绝缘膜上;沉积一第二导电层,位在该基底上方;选择性蚀刻该第二导电层、该绝缘狭长区、与该第一导电狭长区,形成复数个第二导电狭长区、复数个已蚀刻绝缘狭长区、及复数个已蚀刻第一导电狭长区,分别位在行方向,该已蚀刻第一导电狭长区位在该绝缘膜上至每一该共源极区的第一端,在该绝缘膜上方之该已蚀刻绝缘狭长区在每一该共源极区上方至每一该共源极区第二端,并与该绝缘膜上的该已蚀刻第一导电狭长区至该共源极区之第一端相连,因此将在该绝缘膜上行方向中的复数个区域曝光,该曝光区域覆盖每一该中介区;以该第二导电狭长区作为一罩幕,在该基底中行方向形成复数个第二导电性汲极区,该汲极区介于每一对邻近的该共源极区;形成复数个介电膜,位在每一该第二导电狭长区,该介电膜也在每一该已蚀刻第一导电狭长区已曝光表面之上;沉积一第三导电层,位在该基底上;选择性蚀刻该第三导电层,形成在列方向的复数个控制闸,每一该控制闸在复数个第二导电狭长区上的该介电膜上方;以及以该控制闸作为一罩幕,蚀刻该已蚀刻第一导电性狭长区、该已蚀刻绝缘狭长区、及该第二导电狭长区,形成复数个第一浮置闸、复数个绝缘岛、及复数个第二浮置闸,分别在每一该控制闸下方。22.如申请专利范围第21项所述之非挥发性半导体记体忆元件的制造方法,其中形成复数个交替相连的绝缘狭长区与复数个第一导电狭长区,位在该绝缘膜行方向中,该第一导电狭长区位在与每一该共源极区的该绝缘膜上之步骤包括以下副步骤:沉积一第一导电性层,位在该绝缘膜上;选择性蚀刻该第一导电性层,以形成在该绝缘膜沿行方向的复数个第一导电狭长区,该第一导电狭长区与每一该共源极区的第一端相连;以及形成复数个绝缘狭长区,位在该绝缘膜的行方向中,该绝缘狭长区介于每一对相邻的该第一导电狭长区且与该第一导电狭长区相连。23.如申请专利范围第22项所述之非挥发性半导体记体忆元件的制造方法,其中每一该汲极区介于每一对相邻的该共源极区且基本上与每一对相邻的该共源极区等距。24.如申请专利范围第23项所述之非挥发性半导体记忆体元件的制造方法,其中该共源极区与该汲极区以离子植入方式形成。25.如申请专利范围第22项所述之非挥发性半导体记忆体元件的制造方法,其中(每一)该第一导电狭长区位在该绝缘膜上至该共源极区第一端,也位在该共源极区上该绝缘膜之上。26.如申请专利范围第23项所述之非挥发性半导体记忆体元件的制造方法,其中(每一)该第一导电狭长区位在该绝缘膜上至该共源极区第一端,也位在该共源极区上该绝缘膜之上。27.如申请专利范围第24项所述之非挥发性半导体记忆体元件的制造方法,其中(每一)该第一导电狭长区位在该绝缘膜上至该共源极区第一端,也位在该共源极区上该绝缘膜之上。28.一种非挥发性半导体记忆体元件的制造方法,包括:一记忆胞矩阵位在一第一导电型基底上,该矩阵有列方向与行方向,该方法包括下列步骤:形成复数个第二导电性共源极区,位在该基底之行方向,因此在该基底内部定义复数个中介区,该中介区介于一对邻近的该共源极区之间;形成一绝缘膜,位在该基底中;在该绝缘膜上行方向形成复数个绝缘狭长区,在该绝缘膜上的该绝缘狭长区位在每一该共源极区上至该共源极区之第二端;选择性蚀刻该第一导电层与该绝缘狭长区,形成分别位在行方向中的复数个第一导电狭长区与复数个已蚀刻绝缘狭长区,在该绝缘膜上的该已蚀刻绝缘狭长区在每一该共源极区上方至每一该共源极区第二端,该第一导电狭长区位在该已蚀刻绝缘狭长区上,也位在该绝缘膜至该共源极区的第一端上,因此暴露出该复数个绝缘膜上行方向中的复数个区域,该已曝露区域覆盖在每一该中介区上;以该第一导电狭长区作为一罩幕,形成复数个第二导电性汲极区,位在该基底的行方向,该汲极区位在每一对邻近的该共源极区之间;形成复数个介电膜,该介电膜位在每一该第一导电狭长区的已曝光面上;沉积一第二导电层,位在该基底上;将该第二导电层选择性蚀刻来形成在列方向的复数个控制闸,在该介电膜上的每一该控制闸在每一复数个第二导电狭长区之上;以及以该控制闸作为一罩幕,蚀刻该第一导电性狭长区与该已蚀刻绝缘狭长区来形成复数个浮置间与复数个绝缘岛,分别位在每一该控制闸下方。29.如申请专利范围第28项所述之非挥发性半导体记忆体元件的制造方法,其中每一该汲极区介于每一对相邻的该共源极区且基本上与每一对相邻的该共源极区等距。30.如申请专利范围第29项所述之非挥发性半导体记忆体元件的制造方法,其中该共源极区与该汲极区以离子植入方式形成。31.如申请专利范围第28项所述之非挥发性半导体记忆体元件的制造方法,其中在该已蚀刻绝缘狭长区上的每一第一导电狭长区位在该共源极区上方至该共源极区之第二端,而且也在该绝缘膜上方至该共源极区的第一端,也位在该共源极区上的该绝缘膜上。32.如申请专利范围第29项所述之非挥发性半导体记忆体元件的制造方法,其中在该已蚀刻绝缘狭长区上的每一第一导电狭长区位在该共源极区上方至该共源极区之第二端,而且也在该绝缘膜上方至该共源极区的第一端,也位在该共源极区上的该绝缘膜上。33.如申请专利范围第30项所述之非挥发性半导体记忆体元件的制造方法,其中在该已蚀刻绝缘狭长区上的每一第一导电狭长区位在该共源极区上方至该共源极区之第二端,而且也在该绝缘膜上方至该共源极区的第一端,也位在该共源极区上的该绝缘膜上。图式简单说明:第一图是习知一种简化的非挥发性MOS记忆体元件之记忆胞的剖面图;第二图是习知一种无接触窗、非挥发性MOS记忆体元件之平面图;第三图是第二图中之元件沿线I-I剖开的剖面图;第四图是习知一种无接触窗、非挥发性MOS记忆体元件的平面图,该结构具有增强内闸电容耦合;第五图是第四图中之元件沿线II-II剖开的剖面图;第六图是根据本发明所提出的一种非挥发性半导体记忆体元件的记忆胞之电路图;第七图是以本发明第一实施例所提出的一种非挥发性半导体记忆体元件之平面图;第八图是第七图中之元件沿线I-I'剖开的剖面图;第九图是第七图中之元件沿线II-II'剖开的剖面图;第十图是第七图中之元件沿线III-III'剖开的剖面图;第十一图是第七图中之元件沿线IV-IV'剖开的剖面图;第十二图是第七图中之元件沿线V-V'剖开的剖面图;第十三图A至第十三图I是绘示根据本发明之第一实施例制造的一种非挥发性记忆体元件之制程步骤的平面及剖面图;第十四图是以本发明之第二实施例所提出的一种非挥发性半导体记忆体元件之平面图;第十五图是第十四图中之元件沿线I-I'剖开的剖面图;以及第十六图A至第十六图G是绘示根据本发明之第二实施例制造的一种非挥发性记忆体元件之制程步骤的平面及剖面图。 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