| 主权项 |
1.一种悬浮闸极记忆体积体电路,包含,一组悬浮闸极个记忆单元,以行和列方式排列,前述记忆单元拥有高临界电压状态,在此状态下当控制闸施加读取电压时该记忆单元不导通,以及低临界电压状态,在此状态下当控制闸施加读取电压时该记忆单元可导通;许多汲极导线连接各行记忆单元之汲极接点;许多源极导线连接各行记忆单元之源极接点;许多字元导线连接各列记忆单元之控制闸接点;一个控制电路,连接前述汲极导线、源极导线和字元导线,用来同时将处于高临界电压状态之记忆单元设置成低临界电压状态,并包括电压供给电路用来:提供一第一驱动电压序列以利用Fowler-Nordheim穿透电流来降低记忆单元之临界电压,此第一驱动电压序列包括在前述字元导线上施加负电压,在前述源极导线上施加第一正电压,然后测试记忆单元之临界电压値,若记忆单元并未全处于低临界电压状态,且第一驱动电压序列施加次数M尚未超过预设之重覆次数,则重覆施加第一驱动电压序列并测试临界电压値,直到所有记忆单元都已处于低临界电压状态,其中前述M之値大于或等于一;若在施加M次第一驱动电压序列后仍有记忆单元未进入低临界电压状态,则施加第二驱动电压序列以利用Fowler-Nordheim穿透电流来降低记忆单元之临界电压,此第二驱动电压序列包括在字元导线上施加一负电压,在源极导线上施加一第二正电压,然后测试各记忆单元之临界电压値,若仍有部分记忆单元未进入低临界电压状态,则会重覆施加前述第二驱动电压序列,直到所有记忆单元都已进入低临界电压状态为止,或是至少要重覆一极限次数;其中前述之第一驱动电压序列和第二驱动电压序列除了产生F-N穿透电流外也会产生能阶转移穿透电流,而前述能阶转移穿透电流之特性可由一对应之导通源极临界电压而定,此源极临界电压与接受此第一或第二驱动电压序列之记忆单元之临界电压成反比,前述第一正电压之准位接近或在导通源极临界电压之上,该导通源极临界电压提供给在高临界电压状态下的较高临界电压记忆体单元,同时该第一正电压低于提供给在高临界电压状态下的较低临界电压记忆单元的导通源极临界电压,而第二正电压之准位接近或大于提供在高临界电压状态下的较低临界电压记忆单元的导通源极临界电压,以致于在高临界电压状态下的较高临界电压记忆单元中,能阶转移穿透电流会被第一电压序列所控制,而且在第二电压序列达到其极限尖峰电流耗损値之前,在高临界电压状态下的较高临界电压记忆单元,其临界电压会被降低。2.如申请专利范围第1项所述之悬浮闸极记忆体积体电路,其中前述第一正电压之値小于5V,而前述第二正电压之値小于7V。3.如申请专利范围第2项所述之悬浮闸极记忆体积体电路,其中前述第一驱动电压序列中之前述负电压値小于-6V。4.如申请专利范围第2项所述之悬浮闸极记忆体积体电路,其中前述第一驱动电压序列和前述第二驱动电压序列中之前述负电压値小于-6V。5.如申请专利范围第1项所述之悬浮闸极记忆体积体电路,其中前述第一正电压之値在4V和5V之间,而前述第二正电压之値在5V和6V之间。6.如申请专利范围第5项所述之悬浮闸极记忆体积体电路,其中前述第一驱动电压序列和前述第二驱动电压序列中之前述负电压値小于-7V。7.如申请专利范围第1项所述之悬浮闸极记忆体积体电路,其中前述记忆单元组合包括超过二十五万个记忆单元。8.如申请专利范围第1项所述之悬浮闸极记忆体积体电路,其中前述记忆单元组合包括超过四百万个记忆单元。9.如申请专利范围第1项所述之悬浮闸极记忆体积体电路,其中前述控制电路在前述第一和第二驱动电压序列中将前述汲极导线设为断路状态。10.一种悬浮闸极记忆体积体电路,包括:一组悬浮闸极个记忆单元阵列,以行和列方式排列,包含许多区间,前述记忆单元拥有高临界电压状态,在此状态下当控制闸施加读取电压时该记忆单元不导通,以及低临界电压状态,在此状态下当控制闸施加读取电压时该记忆单元会导通,且其中每一区间包含:许多汲极导线连接区间内各行记忆单元之汲极接点;许多源极导线连接区间内各行记忆单元之源极接点;以及许多字元导线连接区间内各列记忆单元之控制闸接点;许多区间旗标用来在信号输入时标示阵列中需要清除资料的区间;一个第一控制电路,连接前述区间旗标、汲极导线、源极导线和字元导线,用来同时将区间旗标被设定之所选区间内处于高临界电压状态之记忆单元设定成低临界电压状态,并包括电压供给电路用来:提供一第一驱动电压序列以利用Fowler-Nordheim穿透电流来降低所选区间内记忆单元之临界电压,此第一驱动电压序列包括在前述字元导线上施加负电压,在前述源极导线上施加第一正电压,然后测试记忆单元之临界电压値,若记忆单元并未全处于低临界电压状态,且第一驱动电压序列施加次数尚未超过预设之重覆次数M,则重覆施加第一驱动电压序列并测试临界电压値,直到所有记忆单元都已处于低临界电压状态,其中前述M之値大于或等于一;若在施加M次第一驱动电压序列后仍有记忆单元未进入低临界电压状态,则施加第二驱动电压序列以利用Fowler-Nordheim穿透电流来降低记忆单元之临界电压,此第二驱动电压序列包括在字元导线上施加一负电压,在源极导线上施加一第二正电压,然后测试各记忆单元之临界电压値,若仍有部分记忆单元未进入低临界电压状态,则会重覆施加前述第二驱动电压序列,直到所有记忆单元都已进入低临界电压状态为止,或是重覆一极限次数后结束;其中前述之第一和第二驱动电压序列除了产生F-N穿透电流外,也会产生能阶转移穿透电流,而前述能阶转移穿透电流之特性可由一对应之导通源极临界电压而定,此源极临界电压与接受此第一或第二驱动电压序列之记忆单元之临界电压成反比,前述第一正电压之値乃接近或略高于处于高临界电压状态且其临界电压値较高之记忆单元之导通临界源极电压,但低于处于高临界电压状态而其临界电压値较低之记忆单元之导通临界源极电压値,而第二正电压之値则接近或略高于处于高临界电压状态但其临界电压値较低之记忆单元之导通临界源极电压,如此在施加第一驱动电压序列时,处于高临界电压状态之记忆单元其能阶转移穿透电流可被有效控制,而较高之临界电压可被降低,随后才施加第二驱动电压序列以限制峰値电流大小;以及一个第二控制电路,连接前述区间旗标以及各区间之汲极导线、源极导线和字元导线,其中前述第一和第二驱动电压序列导致部分记忆单元之临界电压低于某一选定临界电压下限値,并包含电压供给电路用来在一修复期间内产生修复脉冲给区间旗标被设定之选定区间中之源极导线和汲极导线,同时将字元导线上之电压设定为低于某一选定下限値。11.如申请专利范围第10项所述之悬浮闸极记忆体积体电路,其中前述中前述第一正电压之値小于5V,而前述第二正电压之値小于7V。12.如申请专利范围第11项所述之悬浮闸极记忆体积体电路,其中前述第一驱动电压序列中之前述负电压値小于-6V。13.如申请专利范围第11项所述之悬浮闸极记忆体积体电路,其中前述第一驱动电压序列和前述第二驱动电压序列中之前述负电压値小于-6V。14.如申请专利范围第10项所述之悬浮闸极记忆体积体电路,其中前述第一正电压之値在4V和5V之间,而前述第二正电压之値在5V和6V之间。15.如申请专利范围第14项所述之悬浮闸极记忆体积体电路,其中前述第一驱动电压序列和前述第二驱动电压序列中之前述负电压値小于-7V。16.如申请专利范围第10项所述之悬浮闸极记忆体积体电路,其中前述记忆单元组合包括超过二十五万个记忆单元。17.如申请专利范围第10项所述之悬浮闸极记忆体积体电路,其中前述记忆单元组合包括超过四百万个记忆单元。18.如申请专利范围第10项述之悬浮闸极记忆体积体电路,其中前述第一控制电路在前述第一和第二驱动电压序列中将前述汲极导线设为断路状态。19.一种方法,用于一个悬浮闸极记忆体积体电路中,该积体电路包含一组悬浮闸极个记忆单元阵列,以行和列方式排列,前述记忆单元拥有高临界电压状态,在此状态下当控制闸施加读取电压时该记忆单元不导通,以及低临界电压状态,在此状态下当控制闸施加读取电压时该记忆单元会导通;且此阵列包含许多汲极导线连接区间内各行记忆单元之汲极接点,许多源极导线连接区间内各行记忆单元之源极接点,以及许多字元导线连接区间内各列记忆单元之控制闸接点;此方法乃用来同时并行将阵列中处于高临界电压状态之记忆单元设定成低临界电压状态,包括;提供一第一驱动电压序列以利用Fowler-Nordheim穿透电流来降低阵列内记忆单元之临界电压,此第一驱动电压序列包括在字元导线上施加负电压,在源极导线上施加第一正电压,然后测试记忆单元之临界电压値,若记忆单元并未全处于低临界电压状态,且第一驱动电压序列施加次数尚未超过预设之重覆次数M,则重覆施加第一驱动电压序列并测试临界电压値,直到所有记忆单元都已处于低临界电压状态,其中前述M之値大于或等于一,以及若在施加M次第一驱动电压序列后仍有记忆单元未进入低临界电压状态,则施加第二驱动电压序列以利用Fowler-Nordheim穿透电流来降低记忆单元之临界电压,此第二驱动电压序列包括在字元导线上施加一负电压,在源极导线上施加一第二正电压,然后测试各记忆单元之临界电压値,若仍有部分记忆单元未进入低临界电压状态,则会重覆施加前述第二驱动电压序列,直到所有记忆单元都已进入低临界电压状态为止,或是重覆一极限次数后结束;其中第一和第二驱动电压序列除了产生F-N穿透电流外也会产生能阶转移穿透电流,而前述能阶转移穿透电流之特性可由一对应之导通临界源极电压而定,此临界源极电压与接受前述第一或第二驱动电压序列之记忆单元之临界电压成反比,前述第一正电压之値乃接近或略高于处于高临界电压状态且其临界电压値较高之记忆单元之导通源极临界电压,但低于处于高临界电压状态而其临界电压値较低之记忆单元之导通源极临界电压値,而第二正电压之値则接近或略高于处于高临界电压状态但其临界电压値较低之记忆单元之导通临界源极电压,如此在施加第一驱动电压序列时,处于高临界电压状态之记忆单元其能阶转移穿透电流可被有效控制,而较高之临界电压可被降低,随后才施加第二驱动电压序列以限制峰値电流大小。20.依据申请专利范围第19项之方法,其中前述第一正电压之値小于5V,而前述第二正电压之値小于7V。21.如申请专利范围第19项所述之方法,其中前述第一驱动电压序列中之前述负电压値小于-6V。22.如申请专利范围第20项所述之方法,其中前述第一驱动电压序列和前述第二驱动电压序列中之前述负电压値小于-6V。23.如申请专利范围第19项所述之方法,其中前述第一正电压之値在4V到5V之间,而前述第二电压之値在5V到6V之间。24.如申请专利范围第23项所述之方法,其中前述第一驱动电压序列和前述第二驱动电压序列中之前述负电压値小于-7V。25.如申请专利范围第19项所述之方法,其中前述记忆单元阵列包含超过二十五万个记忆单元。26.如申请专利范围第19项所述之方法,其中前述记忆单元阵列包含超过四百万个记忆单元。27.如申请专利范围第19项所述之方法,包括在前述第一和第二驱动电压序列中将汲极导线设为断路状态。28.如申请专利范围第19项所述之方法,其中前述第一和第二驱动电压序列导致部分记忆单元之临界电压低于某一选定临界电压下限値,并包括在一修复期间内产生修复脉冲给阵列中之源极导线和汲极导线,同时将字元导线上之电压设定为低于某一选定下限値。图式简单说明:第一图是本发明的方块图,提供本发明之快闪记忆体积体电路总览。第二图是第一图中悬浮闸极记忆体元件的电路图,显示其分区阵列架构。第三图是第一图中状态指示电路之整体运作流程图,并包含控制能阶转移穿透电流部分。第四图为更详细之流程图,显示本发明区间资料清除和修复过程。第五图为简化之方块图,说明在本发明之记忆体资料清除过程中,用来控制源极电压的电路关系。第六图为第五图中用来产生BIAS信号之分压电路电路图。第七图为第五图系统中所用源极电压供给电路之电路图。第八图乃用来展示本发明降低峰値电流成效之图表。第九图乃用来展示能阶转移穿透电流对应之源极导通临界电压之图表。 |
