| 主权项 |
1.一种积体电路半导体记忆体装置,包括:复数条第一字元线,耦接复数个记忆胞;复数条第二字元线,每一该第二字元线对应于一部份之该些第一字元线;一列位址缓冲电路,回应复数个外部列位址讯号,用以产生复数个内部列位址讯号;以及一装置回应一部份之该些外部列位址讯号,用以上一预烧测试模式期间,于相邻该些第二字元线间生一电位差。2.如申请专利范围第1项所述之记忆体装置,其中该装置控制该列位址缓冲电路,以选择性地调整一部份之该些内部列位址讯号的电位,并伴随定址在该预烧测试模式中之该些第二字元线。3.一种具有一阶层式字元线结构之积体电路记忆体装置,包括:复数条主字元线;复数条次字元线,其中每一该主字元线对应于一部份之该些次字元线;一列位址缓冲电路,回应复数个外部列位址讯号,用以产生复数个内部列位址讯号来选择性地驱动该些主字元线;以及一预烧控制电路,回应一部份之该些外部列位址讯号与代表预烧测试模式之一讯号,用以产生一第一与一第二控制讯号;其中该列位址缓冲电路可选择性地调整一部份之该些内部列位址讯号的电位,以回应该第一与该第二控制讯号。4.如申请专利范围第3项所述之记忆体装置,其中该列位址缓冲电路调整一最小有效位元位置之该些内部列位址讯号的电位,以回应该第一与该第二控制讯号。图示简单说明:第一图绘示的是依照本发明一较佳实施例的一种半导体记忆体装置的方块图;第二图绘示的是第一图之预烧控制电路的范例图;第三图绘示的是第一图之第一(1st)位址缓冲器的范例图;第四图绘示的是第一图之个别第二(2nd)位址缓冲器的范例图;以及第五图绘示的是依照本发明之半导体记忆体装置于预烧测试模式下的时序图。 |
