| 主权项 |
1.一种半导体装置,包含:多个具有正常的和冗余记忆格之记忆体区块;多个正常的行选择线驱动器,这些驱动器系个别地连接至该记忆体区块之间的对应记忆体区块上,并驱动该对应记忆体区块的行选择线;多个冗余行选择线驱动器,这些驱动器系个别地连接至该记忆体区块之间的对应记忆体区块上,并驱动该对尘记忆体区块的冗余行选择线;和一共同连接到该冗余行选择线驱动器上的行冗余熔丝盒,其预储存一修复行位址,并响应于输入行位址而致动该冗余行选择线驱动器。2.如申请专利范围第1项之半导体装置,其中该正常的和冗余行选择线驱动器皆包括熔丝。3.如申请专利范围第1项之半导体装置,其中该正常选择线驱动器包括熔丝,而该冗余行选择块驱动器不包括熔丝。4.如申请专利范围第1项之半导体装置,其中该修复行位址为一与该正常记忆格之间的一不良记忆格有关的行位址。5.如申请专利范围第1项之半导体装置,其中该正常行选择线驱动器各包含:一第一PMOS电晶体,其具有一施加有一电源供应电压的源极和一施加有一解码的行位址脉波之闸极;一第二PMOS电晶体,其具有一与该第一PMOS电晶体之泄极连接的源极和一施加有一行选择线抑能信号的闸极;一NMOS电晶体,具有一与该第二PMOS电晶体之泄极连接的泄极和一施加有该解码的行位址脉波之闸极;一熔丝,其一端与该NMOS电晶体的源极连接,其另一端与一接地电压连接;和一闩锁器,用以闩锁由该第二PMOS电晶体和NMOS电晶体的共同连接之泄极所输出的信号,并将此闩锁的信号传送到该行选择线上。6.如申请专利范围第2项之半导体装置,其中该冗余行选择线驱动器各包含:一第一PMOS电晶体,具有一施加有一电源供应电压的源极和一施加有为该熔丝盒之输出的冗余致能信号之闸极;一第二PMOS电晶体,其具有一连接至该第一PMOS电晶体的泄极之源极和一施加有一行选择线抑能信号之闸极;一NMOS电晶体,具有一与该第二PMOS电晶体的泄极连接的泄极以及施加有该冗余致能信号的闸极;一熔丝,其一端与该NMOS电晶体的源极连接,其另一端与一接地电压连接;和一闩锁器,用以闩锁一由该第二PMOS电晶体和该NMOS电晶体所共同连接之泄极输出的信号,并将此闩锁的信号传送到该冗余行选择线上。7.如申请专利范围第3项之半导体装置,其中该正常行选择线驱动器各包含:一第一PMOS电晶体,具有一施加有一电源供应电压的源极和一施加有一解码的行位址脉波之闸极;一第二PMOS电晶体,其具有一连接至该第一PMOS电晶体的泄极之源极和一施加有一行选择线抑能信号之闸极;一NMOS电晶体,具有一与该第二PMOS电晶体的泄极连接的泄极以及施加有该解码的行位址脉波之闸极;一熔丝,其一端与该NMOS电晶体的源极连接,其另一端与一接地电压连接;和一闩锁器,用以闩锁一由该第二PMOS电晶体和该NMOS电晶体所共同连接之泄极输出的信号,并将此闩锁的信号传送到该行选择线上。8.如申请专利范围第3项之半导体装置,其中该冗余行选择线驱动器各包含:一第一PMOS电晶体,具有一施加有一电源供应电压的源极和一施加有为该熔丝盒之输出的冗余致能信号之闸极;一第二PMOS电晶体,其具有一连接至该第一PMOS电晶越的泄极之源极和一施加有一行选择线抑能信号之闸极;一NMOS电晶体,具有一与该第二PMOS电晶体的泄极连接的泄极以及施加有该冗余致能信号的闸极;和一闩锁器,用以闩锁一由该第二PMOS电晶体和该NMOS电晶体所共同连接之泄极输出的信号,并将此闩锁的信号传送到该冗余行选择线上。9.一种用于一半导体装置之冗余熔丝盒,包含:一修复位址决定部份,用以先前地闩锁一修复位址和比较输入住址与该闩锁的修复位址,以决定该输入位址是否与该修复位址相同;和一冗余致能信号产生部份,与该修复位址决定部份连接,以响应该修复位址决定部份而产生一冗余致能信号。10.如申请专利范围第9项之冗余熔丝盒,其中该修复位址是一用于记忆格之间的不良记忆格之位址。11.如申请专利范围第9项之冗余熔丝盒,其中当该输入位址与该修复位址相同时,致动该冗余致能信号。12.如申请专利范围第9项之冗余熔丝盒,其中该修复位址决定部份包含:一闩锁器,用以闩锁该修复位址;一比较器,用以比较该闩锁器的输出信号和该输入位址,以产生该修复位址监别部份的输出信号;和一控制器,用以控制该闩锁器。13.如申请专利范围第12项之冗余熔丝盒,其中该闩锁器包含:一熔丝,其一端与一电源供应电压接触;一PMOS电晶体,其具有与该熔丝的另一端连接的源极和一施加有该控制器的输入信号之闸极;一NMOS电晶体,具有一与该PMOS电晶体之泄极连接的泄极、一施加有该控制器的输出信号之闸极和一施加有接地电压的源极;和一闩锁器,用以闩锁由该PMOS和NMOS的共同连接泄极所输出的信号,并将此闩锁的信号以该闩锁器的输出信号之方式输出。14.如申请专利范围第12项之冗余熔丝盒,其中该比较器包含:一传送闸,用以响应一时序信号而传送该输入位址;和一互斥或闸,用以比较经由该传送闸传送的输入位址和该闩锁器的输出信号,以产生该修复位址决定部份的一输出信号。15.如申请专利范围第12项之冗余熔丝盒,其中该控制器包含:一反相器,用以反相一行位址闪控信号;一AND闸,用以对一低位址的闪控链主从信号和该反相器的输出信号执行一AND操作;和一NAND闸,用以对该AND闸的输出信号和一时序信号执行一NAND操作,并产生一用以控制该闩锁器的控制信号。16.如申请专利范围第9项之冗余熔丝盒,其中该冗余致能信号产生部份包含:一放电部份,用以响应于该修复位址决定部份的输出信号和一控制信号放电一输出节点;一预充电部份,用以响应该控制信号而预充电该输出节点;一控制部份,用以接收一行位址闪控信号和一时序信号,并产生该控制信号;和一缓冲器部份,用以缓冲由该输出节点输出的信号,和产生该冗余致能信号。17.如申请专利范围第16项之冗余熔丝盒,其中该放电部份包含:多个NMOS电晶体,其具有与该输出节点连接的泄极和施加有该修复位址决定部份的对应输出信号之闸极;一NMOS电晶体,具有与该NMOS电晶体之源极接触的泄极、一施加有该控制信号的闸极和施加有接地电压的源极。18.如申请专利范围第16项之冗余熔丝盒,其中该预充电部份包含:一第一PMOS电晶体,具有一施加有一电源供应电压的源极、一施加有该控制信号之闸极和与该输出节点接触的泄极;一反相器,用以反相该输出节点的电压;和一第二PMOS电晶体,具有一施加有该电源供应电压的源极、一施加有该反相器的一控制信号之闸极和一与该输出节点接触的泄极。19.如申请专利范围第16项之冗余熔丝盒,其中该控制部份包含:一用以反相该时序信号的反相器;和一NOR闸,用以对该反相器之输出信号和该行位址闪控信号做一NOR操作,以产生该控制信号。20.如申请专利范围第16项之冗余熔丝盒,其中该缓冲部份包含偶数数目的反相器,这些反相器系彼此串联连接。21.一种具有一冗余修复结构的半导体装置,包含:一修复位址决定部份,用以预先闩锁一修复位址、比较输入位址与该闩锁的修复位址以决定该输入位址是否与该修复位址相同;一与该修复位址决定部份连接的冗余致能信号产生部份,用以响应该修复位址决定部份的输出信号而产生一冗余致能信号;一位址输入缓冲器,用以缓冲该输入位址和将该缓冲位址传送到一晶片内部;和一位址中断部份,系连接于该冗余致能信号产生部份和该位址输入缓冲器之间,当该输入位址与该修复位址相同时,此位址中断部份可防止该输入位址被传送到该位址输入缓冲器上。22.如申请专利范围第21项之半导体装置,其中该修复位址是一用于记忆格之间之不良记忆格的位址。23.如申请专利范围第21项之半导体装置,其中当该输入位址与该修复位址相同时,致动该冗余致能信号。24.如申请专利范围第21项之半导体装置,其中该修复位址决定部份包含:一闩锁器,用以闩锁该修复位址;一比较器,用以比较该闩锁器的输出信号和该输入位址,以产生该修复位址监别部份的输出信号;和一控制器,用以控制该闩锁器。25.如申请专利范围第24项之半导体装置,其中该闩锁器包含:一熔丝,其一端与一电源供应电压接触;一PMOS电晶体,其具有与该熔丝的另一端连接的源极和一施加有该控制器的输入信号之闸极;一NMOS电晶体,具有一与该PMOS电晶体之泄极连接的泄极、一施加有该控制器的输出信号之闸极和一施加有接地电压的源极;和一闩锁器,用以闩锁由该PMOS和NMOS的共同连接泄极所输出的信号,并将此闩锁的信号以该闩锁器的输出信号之方式输出。26.如申请专利范围第24项之半导体装置,其中该比较器包含:一传送闸,用以响应一时序信号而传送该输入位址;和一互斥或闸,用以比较经由该传送闸传送的输入位址和该闩锁器的输出信号,以产生该修复位址决定部份的一输出信号。27.如申请专利范围第24项之半导体装置,其中该控制器包含:一反相器,用以反相一行位址闪控信号;一AND闸,用以对一低位址的闪控链主从信号和该相器的输出信号执行一AND操作;和一NAND闸,用以对该AND闸的输出信号和一时序信号执行一NAND操作,并产生一用以控制该闩锁器的控制信号。28.如申请专利范围第21项之半导体装置,其中该冗余致能信号产生部份包含:一放电部份,用以响应于该修复位址决定部份的输出信号和一控制信号而放电一输出节点;一预充电部份,用以响应该控制信号而预充电该输出节点;一控制部份,用以接收一行位址闪控信号和一时序信号,并产生该控制信号;和一缓冲器部份,用以缓冲由该输出节点输出的信号,和产生该冗余致能信号。29.如申请专利范围第28项之半导体装置,其中该放电部份包含:多个NMOS电晶体,其具有与该输出节点连接的泄极和施加有该修复位址决定部份的对应输出信号之闸极;一NMOS电晶体,具有与该NMOS电晶体之源极接触的泄极、一施加有该控制信号的闸极和施加有接地电压的源极。30.如申请专利范围第28项之半导体装置,其中预充电部份包含:一第一PMOS电晶体,具有一施加有一电源供应电压的源极、一施加有该控制信号之闸极和一与该输出节点接触的泄极;一反相器,用以反相该输出节点的电压;和一第二PMOS电晶体,具有一施加有该电源供应电压的源极、一施加有该反相器的一控制信号之闸极和一与该输出节点接触的泄极。31.如申请专利范围第28项之半导体装置,其中该控制部份包含:一用以反相该时序信号的反相器;和一NOR闸,用以对该反相器之输出信号和该行位址闪控信号做一NOR操作,以产生该控制信号。32.如申请专利范围第28项之半导体装置,其中该缓冲部份包含偶数数目的反相器,这些反相器系彼此串联连接。33.如申请专利范围第21项之半导体装置,其中该位址中断部份包含用以响应于该冗余致能信号而将该输入位址传送到该位址输入缓冲器上之传送闸。34.如申请专利范围第33项之半导体装置,其中当该冗余致能信号被致动时,该位址中断部份可防止该输入位址被传送到该位址输入缓冲器上。35.一种用以操作一半导体装置之方法,该半导体装置包含多个具有正常的和冗余记忆格之记忆体区块、多个正常的行选择线驱动器,这些驱动器系个别地连接至该个别的记忆体区块上,以定址在相关记忆体区块中之正常记忆格的选定记忆格、和多个冗余行选择线驱动器,这些驱动器系个别地连接至该个别的记忆体区块上,以定址在相关记忆体区块内的冗余记忆格中之选定记忆格,本操作方法包含下列步骤:将一共享的冗余位址储存单元内的该多个记忆体区块之不良记忆格的位址共同储存起来;和因响应于该共享的冗余位址储存单元收到一不良记忆格的位址,而选择性地致动一与具有不良记忆格之记忆体区块相关的冗余选择线驱动器。36.如申请专利范围第35项之方法,尚包含下列步骤:因响应于该共享的冗余位址储存单元收到一不良记忆格之位址时,选择性地抑动一和该具有不良记忆格之记忆体区块相关的正常选择线驱动器。37.一种积体电路记忆体装置,包含:多个具有正常的和冗余记忆格之记忆体区块;多个正常的行选择线驱动器,这些驱动器系个别地连接至该个别的记忆体区块上,以定址在相关记忆体区块中之正常记忆格的选定记忆格;多个冗余行选择线驱动器,这些驱动器系个别地连接至该个别的记忆体区块上,以定址在相关记忆体区块内的冗余记忆格中之选定记忆格,用以使该多个记忆体区块的不良记忆格之位址共同储存起来之装置;和用以响应于该共用储存装置收到一不良记忆体之位址时,选择性地致动一和具有该不良记忆格之记忆体区块相关的冗余选择线驱动器之装置。38.如申请专利范围第37项之记忆体装置,尚包含:用以响应于该共同储存之装置收到一不良记忆格之位址时,选择性地致动和具有该不良记忆格的记忆体区块有关的正常选择线驱动器之装置。39.一种积体电路记忆体装置,包含:多个具有正常的和冗余记忆格之记忆体区块;多个正常的行选择线驱动器,这些驱动器系个别地连接至该个别的记忆体区块上,以定址在相关记忆体区块中之正常记忆格的选定记忆格;多个冗余行选择线驱动器,这些驱动器系个别地连接至该个别的记忆体区块上,以定址在相关记忆体区块内的冗余记忆格中之选定记忆格;一共享的冗余位址储存单元,用以共同地储存该多个记忆体区块之不良记忆格的位址;和一电路,用以因响应于该共享的冗余位址储存单元收到一不良记忆格的位址,选择性地致动一与具有该不良记忆格之记忆体区块相关的冗余选择线驱动器。40.如申请专利范围第39项之记忆体装置,尚包含:一电路,用以因响应于该共同储存之装置收到一不良记忆格之位址时,选择性地致动和具有该不良记忆格的记忆体区块有关的正常选择线驱动器。图示简单说明:第一图所示为一具有习知的行冗余计划之积体电路方块图;第二图所示为第一图所示的一正常行选择线驱动器的电路图;第三图所示为第一图所示的一冗余行选择线驱动器之电路图;第四图所示为根据本发明之一实施例中,具有一行冗余计划的积体电路装置之方块图;第五图所示为第四图所示之正常的行选择线驱动器之电路图;第六图所示为第四图所示之冗余行选择线驱动器之电路图;第七图所示第四图所示之行冗余熔丝盒之电路图;第八图所示为根据本发明之一实施例中,一冗余熔丝盒之电路图;和第九图所示为包括有一根据本发明之一实施例的装置之位址中断部份之电路图。 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