| 主权项 |
1.一种具有位元线下电容器之动态随机存取记忆体制作方法,该方法至少包含下列步骤:形成复数个闸极结构于半导体底材上,以作为字语线使用;定义源/汲极区域于该闸极结构间之该半导体底材中;沿着该闸极结构表面形成蚀刻停止层;沉积第一介电层于该蚀刻停止层上,以覆盖住该闸极结构与该半导体底材;蚀刻该第一介电层,直至抵达该半导体底材表面为止,以形成第一开口于相邻之该闸极结构间,其中该蚀刻停止层可防止该闸极结构遭到蚀刻侵蚀;形成自对准导电插塞于该第一开口中以连接该源/汲极区域,其中该自对准导电插塞可区分为第一导电插塞与第二导电插塞,且该第一导电插塞用来与电容器底部电极连接,而该第二导电插塞则用来与位元线连接;沉积第二介电层于该第一介电层与该自对准导电插塞上;蚀刻该第二介电层与该第一介电层直至抵达该蚀刻停止层为止,以形成底部电极开口图案,并曝露出该第一导电插塞,其中该第一导电插塞上端会凸出于该蚀刻停止层上表面;蚀除凸出于该蚀刻停止层之部份该第一导电插塞;形成底部电极于该第二介电层、该第一介电层与残余该第一导电插塞表面;移除位于第二介电层上表面之部份该底部电极;形成电容介电层于该底部电极与该第二介电层表面;沉积导电层于该电容介电层上,且填充于该底部电极开口图案中;移除部份该导电层与该电容介电层,以定义电容顶部电极,且曝露出位于该第二导电插塞上方之部份该第二介电层上表面;形成第三介电层于该电容顶部电极与该第二介电层上表面;蚀刻该第三介电层与该第二介电层,直至抵达该第二导电插塞为止,以形成位元线插塞开口图案;且沉积金属层于该第三介电层上,且填充于该位元线插塞开口图案中,以形成位元线接触插塞。2.如申请专利范围第1项之方法,其中上述之第一介电层、该第二介电层与该第三介电层是由氧化矽材料所构成。3.如申请专利范围第1项之方法,其中上述之蚀刻停止层是由氮化矽材料所构成。4.如申请专利范围第1项之方法,其中上述之自对准导电插塞是由多晶矽材料所构成。5.如申请专利范围第1项之方法,其中上述之底部电极具有半球状矽晶粒表面,以增加电容表面积。6.如申请专利范围第1项之方法,其中在蚀刻该第二介电层与该第一介电层以定义底部电极开口图案之前,更包括形成氮化矽层于该第二介电层上表面之步骤。7.如申请专利范围第1项之方法,其中上述之氮化矽层具有厚度约300至1000埃。8.如申请专利范围第6项之方法,其中在进行蚀刻程序以移除部份该第一导电插塞时,该氮化矽层可作为硬式罩幂,以防止该第二介电层受到侵蚀。9.如申请专利范围第1项之方法,其中该凸出于蚀刻停止层的部份该第一导电插塞之蚀除步骤系使用毯覆式蚀刻程序。10.如申请专利范围第9项之方法,其中上述蚀刻该第二介电层、该第一介电层以定义底部电极开口图案之步骤,与该毯覆式蚀刻步骤,可在同一蚀刻机台中进行。11.如申请专利范围第1项之方法,其中上述第二导电插塞上表面,会高于该第一导电插塞上表面。12.如申请专利范围第1项之方法,其中可藉着增加该第一介电层的厚度,而降低位元线插塞开口图案的纵横比。13.一种具有位元线下电容器之动态随机存取记忆体制作方法,该方法至少包含下列步骤:形成复数个闸极结构于半导体底材上,以作为字语线使用;定义源/汲极区域于该闸极结构间之该半导体底材中;沿着该闸极结构表面形成蚀刻停止层;沉积第一介电层于该蚀刻停止层上,以覆盖住该闸极结构与该半导体底材;蚀刻该第一介电层,直至抵达该半导体底材表面为止,以形成第一开口于相邻的该闸极结构间,其中该蚀刻停止层可防止该闸极结构遭到蚀刻侵蚀;形成自对准导电插塞于该第一开口中以连接该源/汲极区域,其中该自对准导电插塞可区分为第一导电插塞与第二导电插塞,且该第一导电插塞用来与电容器底部电极连接,而该第二导电插塞则用来与位元线连接;沉积第二介电层于该第一介电层与该自对准导电插塞上;沉积防护层于该第二介电层上表面;蚀刻该第二介电层、该第一介电层与该第一导电插塞,直至抵达该蚀刻停止层为止,以形成底部电极开口图案,其中在蚀刻该第一导电插塞时,该防护层可作为硬式罩幂使用,以保护该第二介电层;形成底部电极于该底部电极开口图案的表面上;形成电容介电层于该底部电极表面;形成电容顶部电极于该电容介电层表面,其中该电容顶部电极并曝露出位于该第二导电插塞上方的部份该第二介电层上表面;形成第三介电层于该电容顶部电极与该第二介电层上表面;蚀刻该第三介电层与该第二介电层,直至抵达该第二导电插塞为止,以形成位元线插塞开口图案;且沉积金属层于该第三介电层上,且填充于该位元线插塞开口图案中,以形成位元线接触插塞。14.如申请专利范围第13项之方法,其中上述之第一介电层、该第二介电层与该第三介电层是由氧化矽材料所构成。15.如申请专利范围第13项之方法,其中上述之蚀刻停止层是由氮化矽材料所构成。16.如申请专利范围第13项之方法,其中上述之自对准导电插塞是由多晶矽材料所构成。17.如申请专利范围第13项之方法,其中上述之底部电极具有半球状矽晶粒表面,以增加电容表面积。18.如申请专利范围第13项之方法,其中该防护层是由氮化矽材料所构成。19.如申请专利范围第18项之方法,其中该防护层之厚度约300至1000埃。20.如申请专利范围第13项之方法,其中上述第二导电插塞上表面,会高于该第一导电插塞上表面。图式简单说明:第一图为半导体底材截面图,显示根据传统制程形成字语线结构于半导体底材上之相关步骤;第二图为半导体底材截面图,显示根据传统制程形成自对准多晶矽插塞于半导体底材上之步骤;第三图为半导体底材截面图,显示根据传统制程涂布光阻层以定义电容底部电极之步骤;第四图为半导体底材截面图,显示根据传统制程定义底部电极开口于半导体底材上之步骤;第五图为半导体底材截面图,显示根据传统制程形成具半球状矽晶粒表面的电容底部电极;第六图为半导体底材截面图,显示根据传统制程沉积作为电容器顶部电极的导电层之步骤;第七图为半导体底材截面图,显示根据传统制程定义顶部电极之步骤;第八图为半导体底材截面图,显示根据传统制程定义位元线插塞开口图案于两个相邻的电容器之间;第九图为半导体底材截面图,显示根据传统制程制作位元线结构之步骤;第十图为半导体底材截面图,显示根据本发明形成字语线结构于半导体底材上之相关步骤;第十一图为半导体底材截面图,显示根据本发明形成自对准导电插塞于半导体底材上之步骤;第十二图为半导体底材截面图,显示根据本发明涂布光阻层以定义电容底部电极之步骤;第十三图为半导体底材截面图,显示根据本发明定义底部电极开口于半导体底材上之步骤;第十四图为半导体底材截面图,显示根据本发明进行毯覆式蚀刻,以移除凸出于开口底部的部份导电插塞;第十五图为半导体底材截面图,显示根据本发明形成具半球状矽晶粒表面的电容底部电极;第十六图为半导体底材截面图,显示根据本发明移除部份电容底部电极之步骤;第十七图为半导体底材截面图,显示根据本发明沉积导电层以制作电容顶部电极之步骤;第十八图为半导体底材截面图,显示根据本发明进行蚀刻程序以定义电容器顶部电极之步骤;第十九图为半导体底材截面图,显示根据本发明形成光阻层以定义位元线插塞开口图案之步骤;及第二十图为半导体底材截面图,显示根据本发明形成位元线插塞之步骤。 |
