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Die Erfindung schafft einen Prozessor mit zwei oder mehreren parallelen Befehlwegen zum Verarbeiten von Befehlen. Die Befehlswege können mit einer Mehrzahl von Kernen auf einem gemeinsamen Chip implementiert sein. Befehle der Erfindung werden vorzugsweise innerhalb eines Bündels von zwei oder mehr Befehlen eines gemeinsamen Programmteilprozesses verarbeitet, und jeder der Befehlswege bildet vorzugsweise ein Cluster, um gebündelte Befehle zu verarbeiten. Jeder der Befehlswege weist ein Array von zeitverschachtelt arbeitenden Ausführungseinheiten auf. Anfänglich verarbeiten zwei oder mehr der parallelen Befehlswege denselben Programmteilprozeß (eines oder mehrere Bündel) durch dieselben Ausführungseinheiten, aber mit unterschiedlichen Optimierungscharakteristika, die für jeden Weg gesetzt sind. Die Bewertungslogik überwacht die Verarbeitung des Anfangs-Programmteilprozesses durch die Ausführungseinheiten und wählt die Heuristik aus, die definiert, welcher Pfad in Führung ist. Die anderen Befehlspfade werden dann neu zugeordnet oder mit den Optimierungscharakteristika des führenden Befehlsweges oder mit ähnlichen optimierten Charakteristika synchronisiert, um andere Bündel des Programmteilprozesses zu verarbeiten, vorzugsweise setzt der führende Weg das Verarbeiten des Anfangs-Teilprozesses fort, ohne gestört zu werden. Bei anderen Programmteilprozessen kann der Prozeß beim Verarbeiten gleicher Bündel durch mehrere Befehlswege wiederholt werden, um die bevorzugte Heuristik ...
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