| 主权项 |
1.一种确保于写入周期之DRAM讯号的保护方法,其包括有下列步骤:施加'n'个写入脉冲至一时脉参考装置;对上述'n'个写入脉冲响应,产生'n'个写入保护脉冲;接收并暂存一预充电命令;只在'n'个写入保护脉冲最后下降之后,结束一位元线预充电;只在'n'个写入保护脉冲最后下降之后,完结上述预充电命令;及藉由减少一内部晶片列预充电命令至列活化命令时间,增加一内部晶片写入时脉时间,以保护最后资料写入。2.如申请专利范围第1项所述之方法,其中上述'n'个写入保护脉冲各具有一脉宽,超过一内部写入时脉时间规格。3.如申请专利范围第2项所述之方法,其中上述内部写入时脉时间规格系资料完全写入所有记忆单元电容所需之最低时间。4.如申请专利范围第1项所述之方法,其中上述写入保护脉冲之脉宽变化,起因于上述时脉参考装置之制程变化,及资料写入所有彼此追踪记忆单元电容所需时间。5.如申请专利范围第1项所述之方法,其中在位元线完全重存之前,接收并暂存上述预充电命令。6.一种确保于写入周期之DRAM讯号的保护方法,其包括有下列步骤:接收列活化命令之后,列活化控制装置之输出产生列活化旗标;产生'n'个写入脉冲,以于行周期时开始'n'写入动作;施加上述'n'个写入脉冲至一写入时脉参考装置之一输入;对上述'n'个写入脉冲响应,于上述写入时脉参考装置之一输出产生'n'个写入保护脉冲;施加上述'n'个写入保护脉冲至一时脉比较装置之一第一输入;接收一预充电命令,并于一暂存装置中暂存上述预充电命令;对上述预充电命令响应,于上述暂存装置之一输出产生一预充电脉冲;施加上述预充电脉冲至上述时脉比较装置之一第二输入;对上述'n'个写入保护脉冲尾下降及预充电H脉冲之出现响应,于上述时脉比较装置之一输出产生写入预充电脉冲;施加上述写入预充电脉冲至一列活化控制装置;于接收上述写入预充电脉冲之后,重置上述列活化旗标;及藉由减少一内部晶片列预充电命令至列活化命令时间,增加一内部晶片写入时脉时间,以保护最后资料写入。7.如申请专利范围第6项所述之方法,其中上述'n'个写入保护脉冲各持续时间较上述写入脉冲之间隔长。8.如申请专利范围第6项所述之方法,其中当上述预充电脉冲活化时,上述'n'个写入保护脉冲最后下降。9.如申请专利范围第6项所述之方法,其中上述写入预充电脉冲之升缘,导致上述列活化旗标下降。10.如申请专利范围第6项所述之方法,其中上述写入预充电脉冲讯号之升缘,上述最后资料写入所有记忆单元电容。11.如申请专利范围第6项所述之方法,其中上述列活化旗标之降缘,重置上述预充电脉冲。12.如申请专利范围第6项所述之方法,其中上述'n'个写入保护脉冲各具有一脉宽,超过一内部TWR时间规格。13.如申请专利范围第6项所述之方法,其中上述写入保护脉冲之持续时间设置为提供足够时间完成资料写入所有记忆单元电容。14.如申请专利范围第6项所述之方法,其中上述写入保护脉冲之脉宽变化,起因于上述时脉参考装置之制程变化,及资料写入所有彼此追踪记忆单元电容所需时间。15.如申请专利范围第6项所述之方法,其中于上述行周期时读取,使预充电命令立即重置上述列活化旗标。图式简单说明:图一系绘示习知技术之高阶方块图。图二系绘示图一之方块图之输入及输出讯号。图三系绘示本发明较佳实施例之高阶方块图。图四系绘示图三之方块图之输入及输出讯号。 |
