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一种低速率装置与高速率装置之同步介面电路,主要系架设于高速率装置与低速率装置之间,以解决高速率装置与低速率装置因执行速率快、慢不一而造成无法同步执行的问题,其中该同步介面电路系包含有:一延迟计数器组、反向输出器、一读写讯号撷取器、及复数个比较逻辑闸所组成;其特征在于:该读写讯号撷取器,其输入端则与高速率装置之读或写讯号端连接,而输出端则与反向输出器做连接;该反向输出器,其输入端分别连接于该读写讯号撷取器之读输出端及写输出端,而输出端则与该延迟计数器组之输入端连接,其系提供一脉冲状态给与一延迟计数器组,俾以决定该延迟计数器组需给予多少个CLK;该延迟计数器组其系包含:一个或一个以上之延迟计数器相互串接,且每一延迟计数器之输出端,系接至下一个延迟计数器之输入端,且该最后之延迟计数器之输出端则接至第一比较逻辑闸之输入端,其中将输入之讯号以延迟累积进位做运算,再以累进延迟作为该讯号所需之基准点,而给予比较逻辑闸作为一开始比较讯号;而最初之延迟计数器之输入端则与反向输出器之输出端接设,且该延迟计数器及每一级之延迟计数器上之CLK端皆分别与高速率装置的CLK(时序脉冲)端相互连接,使该延迟计数器可藉由其连接点触发CPU上之CLK端,以使反向输出器之输出端提供一反向同步脉冲状态;该复数个比较逻辑闸,其中第一比较逻辑闸之一输入端与高速率装置内晶片选择器作连接,俾以判断资料是否开始定址传输,另一输入端则与该延迟计数器之输出端作连结,而可接收延迟计数器组所产生的讯号,再者,该第一比较逻辑闸之输出端系架设于下一级比较逻辑闸之输入端,其中下一级比较逻辑闸之另一端输入端系与CARD之等待讯号端做连接,而该比较逻辑闸之输出端则与CPU之等待讯号连接者;藉上述装置所产生的延迟效果,进而使低速率装置能同步地存取高速率装置所传输之读写资料,俾不会因高速率装置处理速度过快,进而判断低速率装置内尚无资料而导致误判之情形发生,进达有效提升资料传送正确之目的者。图式简单说明:第一图为一般高低速率之配置图第二图为本创作之方块示意图第三图为本创作电路图第四图为本创作读取资料之脉波图第五图为本创作写入资料之脉波图 |
