| 主权项 |
1.一种金属氧化物半导体场效电晶体,包括:第一导电率型半导体基底,具有形成于其表面区中的沟槽,闸电极,形成于该半导体基底上;及沟槽闸电极,相邻于闸电极并掩埋于该沟槽中,及以及逻辑电路产生输出以回应对闸电极以及沟槽闸电极的输入,其中,直接在闸电极下方的杂质浓度比直接在沟槽闸电极下方的杂质浓度高。2.如申请专利范围第1项之金属氧化物半导体场效电晶体,其中,直接在该闸电极下方的杂质浓度为直接在该闸电极下方的浓度之3.3倍或更多倍。3.如申请专利范围第1项之金属氧化物半导体场效电晶体,其中,直接在该闸电极下方的杂质浓度为2.21017/cm3或更高,且直接在该沟槽闸电极下方的杂质浓度低于11017/cm3。4.如申请专利范围第1项之金属氧化物半导体场效电晶体,其中,在接近该沟槽闸电极底部之区域中的第一导电率型的半导体基底含有浓度为该区域中的第一导电率型的杂质浓度之90%或更低。5.一种半导体装置,包括金属氧化物半导体场效电晶体,该金属氧化物半导体场效电晶体包括:第一导电率型半导体基底,具有形成于其表面区中的沟槽,闸电极,形成于该半导体基底上;及沟槽闸电极,相邻于闸电极并掩埋于该沟槽中,及以及逻辑电路产生输出以回应对闸电极以及沟槽闸电极的输入,其中,直接在闸电极下方的杂质浓度比直接在沟槽闸电极下方的杂质浓度高。6.一种制造半导体装置之制法,包括下列步骤:(a)将第一导电率型杂质离子布植于第一导电率型的半导体基底中;(b)在该半导体基底上依序形成闸绝缘膜、第一导电膜及绝缘膜;(c)在该绝缘膜上形成具有所需配置之第一光阻图型;(d)使用第一光阻图型作为掩罩以蚀刻该绝缘膜、该第一导电膜及该闸绝缘膜以及进一步蚀刻该半导体基底以形成沟槽;(e)在移除该第一光阻图型之后,在该绝缘膜上形成具有所需配置之第二光阻图型;(f)使用该第二光阻图型作为掩罩,图型化该绝缘膜及该第一导电膜以形成闸电极;(g)在该沟槽中形成沟槽闸绝缘膜;(h)在包含该沟槽之该造成的半导体基底上沈积第二导电膜;(i)回蚀刻该第二导电膜,以致于该第二导电膜被掩埋在该沟槽中,藉以形成沟槽闸电极;(j)使用该闸电极及该沟槽闸电极作为掩罩,将第二导电率型的杂质离子布植在该半导体基底中;及(k)退火以活化该造成的半导体基底,以直接在该闸电极的下方形成第二导电率型的源极/汲极区以及第一导电率型的高浓度杂质扩散层。7.如申请专利范围第6项之制法,其中,在步骤(d)中,将第二导电率型杂质离子布植在该沟槽的底部以致于该半导体基底维持第一导电率型,因此,在接近该沟槽底部形成低浓度杂质扩散层。8.如申请专利范围第6项之制法,其中,直接在该闸电极下方之该杂质浓度设定为直接在该沟槽闸电极下方的浓度之3.3倍或更多倍。9.如申请专利范围第6项之制法,其中,直接在该闸电极下方之该杂质浓度设定为2.21017/cm3或更高以及在直接在该沟槽闸电极下方的杂质浓度设定为低于11017/cm3。10.如申请专利范围第7项之制法,其中,接近该沟槽闸电极的底部之区域中的第一导电率型半导体基底设定为包含第二导电率型杂质,该第二导电率型杂质的浓度为该区域中第一导电率型杂质浓度之90%或更低。图式简单说明:图1至10系剖面视图,显示半导体装置的主要部份,用于显示根据本发明之制造半导装置的制法之实施例;图11系根据本发明的半导体装置之实施例的主要部份之剖面视图;图12系根据本发明的半导体装置之等效电路图;图13系显示根据本发明之基底中的杂质浓度与半导体装置中的Ion/Ioff比之间的关系;图14系显示根据本发明之基底中的杂质浓度与半导体装置中的Ion/Ioff之间的关系;图15系剖面视图,显示习知的沟槽式MOS电晶体之主要部份的剖面视图;图16系使用习知的沟槽式MOS电晶体之二输入及型式的MOS电晶体之等效电路图。 |
