| 主权项 |
1.一种积体电路,系在基板上配置复数之电晶体,并藉由将上述复数个电晶体之端子(在场效电晶体中为闸极、源极以及汲极,在双极电晶体中则为基极、发射极以及集电极)间利用多层结构之导电性材料所构成的配线来连接以执行其功能,其特征在于:上述多层结构的配线间系利用气体来隔离之。2.如申请专利范围第1项所述之积体电路,其中在上述多层结构的配线间系具有位在各重要既定位置处以用来连接上述多层结构之配线间的由导电材料所构成之电导孔以及由绝缘性材料所构成之热导孔。3.如申请专利范围第1项所述之积体电路,其中上述多层结构之配线系由以聚矽化物、铝、铝合金、铜、铜合金作为主成份之材料或由上述物质之组合物所构成。4.如申请专利范围第1.2或3项所述之积体电路,其中上述气体系以氦气作为主成份。5.如申请专利范围第2项所述之积体电路,其中上述电导孔系由以聚矽化物、钨、铝、铝合金、铜、铜合金作为主成份之材料或由上述物质之组合物所构成。6.如申请专利范围第2项所述之积体电路,其中上述热导孔系由以氮化铝或氮化矽作为主成份之材料或由上述物质之组合物所构成。7.如申请专利范围第1项所述之积体电路,其中上述基板系由SOI(Silicon On Insulator)基板所构成。8.如申请专利范围第7项所述之积体电路,其中上述基板系为包括直接或藉由低电阻半导体层而邻接于包埋绝缘膜上之金属层的SOI基板。9.如申请专利范围第8项所述之积体电路,其中上述邻接设置于包埋绝缘膜上之金属层的厚度系比上述多层结构之配线其传递电性讯号之表皮厚度更厚。10.如申请专利范围第2项所述之积体电路,其中上述多层结构之配线以及上述电导孔之周围的至少一部份系利用氮化物来予以覆盖。11.如申请专利范围第10项所述之积体电路,其中上述氮化物系由择自氮化钛、氮化钽或氮化矽其中之一成份或由上述成份之组合物所构成。12.如申请专利范围第9项所述之积体电路,其中上述邻接于包埋绝缘膜上之金属层系为非由矽与化合物作成之铱(Ir)或钌(Ru)金属所构成。13.如申请专利范围第9项所述之积体电路,其中上述邻接于包埋绝缘膜上之金属层系由在两面上具有氮化钛、氮化钽等导电性氮化物层之铜所构成。14.如申请专利范围第2项所述之积体电路,其中上述多层结构之配线以及电导孔之表面系利用绝缘膜予以覆盖。15.一种积体电路之制造方法,系在基板上配置复数之电晶体,并将上述复数个电晶体之端子间使用多层结构之导电性材料所构成的配线来加以连接,再将上述多层结构之配线间利用气体来予以隔离,其特征在于:将上述多层结构之配线间之气体所占的空间以含硼或硼与磷之矽氧化膜来形成之后,再利用含氟化氢之气体将上述含硼或硼与磷之矽氧化膜选择性的去除。16.如申请专利范围第15项所述之积体电路之制造方法,其中上述含氟化氢之气体系包含体积1~7%之氟化氢且气体中的水份浓度为1ppm以下。17.一种积体电路之制造方法,系在基板上配置复数之电晶体,并将上述复数个电晶体之端子间利用多层结构之导电性材料所构成的配线来连接,其特征在于:于矽氧化膜上形成介层孔之后,藉由以含氨、氮气等气体之电浆来进行处理以氮化上述矽氧化膜表面,其后再沉积构成上述配线之膜。图式简单说明:第1图 超大型积体电路之时脉速度的变迁。第2图 闸极延迟、配线延迟以及上述者之和的最小线宽依存性。配线系为铜(1.7.m)制且长度100微米。第3图 目前之CMOS超大型积体电路的剖面构造。第4图 采用p on p+结构之低电阻基板时之CMOS超大型积体电路的剖面构造。第5图 沿铝配线传输0.1nsec信号脉冲时之波形。(a):在使用低电阻半导体基板的情况下。(b):在使用设立有邻接包埋绝缘膜之金属层的SOI基板的情况下。第6图 沿低电阻半导体基板状之配线所传输之信号脉冲的电场分布。第7图 金属基板SOI结构。第8图 气体绝缘配线结构积体电路之剖面图。第9图 多层配线结构剖面概略图。(为使更容易理解起见,配线之配置方向全部为垂直纸面之方向)。第10图 配线温度上昇之导孔比率相依性。第11图 使用AlN之热导孔作成过程第12图 使用铜之电导孔作成过程第13图 在金属层使用铜之金属基板SOI结构第14图 BPSG膜其利用氮气/5%氟化氢气体蚀刻之温度相依性。 |
