| 主权项 |
1.一种半导体记忆体装置,其特征为包含:记忆体单元阵列,其系排列有保持资料的记忆体单元;基准电流产生电路,其系产生基准电流;参考电位产生电路(6),其系依据前述基准电流产生电路所产生之前述基准电流,在参考节点上产生参考电位;第一感应电路(4a),其系依据选出之记忆体单元之单元电流生成输出电流,依据该输出电流与前述基准电流,在感应节点上产生资料电位;及第二感应电路(4b),其系比较前述感应节点之资料电位与前述参考节点之参考电位,检测前述选出之记忆体单元保持之资料。2.如申请专利范围第1项之半导体记忆体装置,其中前述记忆体单元系具有漂浮之通道本体的MISFET,前述记忆体单元具有:将前述通道本体设定成第一电位之第一资料状态;及设定成第二电位之第二资料状态。3.如申请专利范围第2项之半导体记忆体装置,其中前述基准电流产生电路(DMC)包含数个MISFET,前述基准电流产生电路之MISFET的构造与前述记忆体单元之MISFET的构造相同。4.如申请专利范围第2项之半导体记忆体装置,其中前述基准电流产生电路(DMC)包含:设定成前述第一资料状态之N个(N为自然数)第一MISFET;及设定成前述第二资料状态之N个第二MISFET,前述第一MISFET及前述第二MISFET之构造与前述记忆体单元之MISFET之构造相同。5.如申请专利范围第4项之半导体记忆体装置,其中还包含设定电路,其系将前述第一MISFET于各特定周期设定成第一资料状态,将前述第二MISFET于各特定周期设定成第二资料状态。6.如申请专利范围第1项之半导体记忆体装置,其中前述记忆体单元系具有漂浮之通道本体的MISFET,前述记忆体单元之汲极(16)连接于位元线,闸极(14)连接于字元线,并具有:将通道本体设定成第一电位之第一资料状态;及设定成第二电位之第二资料状态。7.如申请专利范围第6项之半导体记忆体装置,其中前述第一资料状态,系藉由使前述记忆体单元执行5极管工作,将于汲极接合附近引起碰撞离子化所生成之许多载体保持于通道本体内来设定,前述第二资料状态,系藉由于前述记忆体单元之通道本体与汲极之接合间流入正偏压电流,释放通道本体之多数载体来设定。8.如申请专利范围第7项之半导体记忆体装置,其中前述基准电流产生电路(DMC)包含数个MISFET,前述基准电流产生电路之MISFET的构造与前述记忆体单元之MISFET的构造相同。9.如申请专利范围第8项之半导体记忆体装置,其中前述基准电流产生电路(DMC)包含:设定成前述第一资料状态之N个(N为自然数)第一MISFET;及设定成前述第二资料状态之N个第二MISFET。10.如申请专利范围第9项之半导体记忆体装置,其中前述第一MISFET之闸极连接于第一虚拟字元线(DWL1),汲极连接于虚拟位元线(DBL),前述第二MISFET之闸极连接于第二虚拟字元线(DWL2),汲极连接于前述虚拟位元线。11.如申请专利范围第10项之半导体记忆体装置,其中前述参考电位产生电路之构造包含:第一p通道MISFET(QP22),其系形成前述虚拟位元线(DBL)之电流源负荷;第二p通道MISFET(QP23),其系与该第一p通道MISFET共同构成电流镜电路,汲极连接于前述参考节点(RSN);及第一n通道MISFET(QN23),其系闸极与汲极共同连接于前述参考节点,源极连接于第一基准电位。12.如申请专利范围第11项之半导体记忆体装置,其中前述第二p通道MISFET(QP23)以流通前述第一p通道MISFET之P倍(P为任意正値)电流之方式设定尺寸。13.如申请专利范围第12项之半导体记忆体装置,其中前述第一感应电路(4a)包含:第三p通道MISFET(QP12),其系形成前述位元线之电流源负荷;第四p通道MISFET,其系与该第三P通道MISFET共同构成电流镜电路,汲极连接于前述感应节点;及第二n通道MISFET(QN12),其系汲极连接于前述感应节点(SN),源极连接于第一基准电位,闸极连接于前述参考节点(RSN)。14.如申请专利范围第13项之半导体记忆体装置,其中前述第四p通道MISFET(QP13)系以流通第三p通道MISFET之Q倍(Q/P为2N)电流之方式设定尺寸,前述第二n通道MISFET(QN12)系设定成与前述第一n通道MISFET相同尺寸。15.如申请专利范围第14项之半导体记忆体装置,其中前述参考电位产生电路(6)还包含第一预充电用MISFET(QP21),其系在资料感应前,将虚拟位元线(DBL)设定成第二基准电位,前述第一感应电路(4a)还包含第二预充电用MISFET(QP11),其系于资料感应前,将位元线(BL)设定成第二基准电位。16.如申请专利范围第14项之半导体记忆体装置,其中还包含:第一钳位电路(5),其系抑制设置于前述第一感应电路与前述位元线间之位元线的电位上昇;及第二钳位电路(5),其系抑制设置于前述参考电位产生电路与前述虚拟位元线间之虚拟位元线的电位上昇。17.如申请专利范围第16项之半导体记忆体装置,其中前述第一钳位电路(5)包含第三n通道MISFET(QN1),其系藉由位元线电位予以负反馈控制,前述第二钳位电路(5)包含第四n通道MISFET(QN1),其系藉由虚拟位元线电位予以负反馈控制。18.如申请专利范围第16项之半导体记忆体装置,其中前述第一钳位电路(5)包含第五n通道MISFET,其系在闸极上供给有固定偏压电位,前述第二钳位电路(5)包含第六n通道MISFET,其系在闸极上供给有固定偏压电位。19.如申请专利范围第14项之半导体记忆体装置,其中前述第二感应电路(4b)之输出上还包含资料保持电路,其系保持前述第二感应电路所检测之资料。20.如申请专利范围第14项之半导体记忆体装置,其中还包含设定电路(QN42),其系将前述第一MISFET于各特定周期设定成第一资料状态,将前述第二MISFET于各特定周期设定成第二资料状态。21.如申请专利范围第1项之半导体记忆体装置,其中前述基准电流产生电路(DMC)及前述参考电位产生电路(6),在数个前述第一感应电路(4a)及前述第二感应电路(4b)上共有。22.如申请专利范围第1项之半导体记忆体装置,其中前述第一感应电路(4a)藉由位元线选择电路(2a)连接于自数个位元线中选出之位元线。图式简单说明:图1系显示本发明实施形态之DRAM之单元阵列与资料感应电路的构造图。图2A系显示图1之重要部分的具体构造图。图2B系图2所示之重要部分之另一种具体构造图。图3A系用于说明其资料感应电路之工作的时序图。图3B系用于说明对虚拟单元之再新工作的时序图。图4系显示实施形态之DRAM单元的构造图。图5系显示该DRAM单元之单元阵列的构造图。图6系显示实施形态之其他DRAM单元的构造图。图7系显示该DRAM单元之单元阵列的构造图。图8系显示实施形态之DRAM单元之通道本体电位与闸极电位之关系图。图9系显示其他实施形态之DRAM的重要部分构造图。 |
