| 主权项 |
1.一种静电放电(ESD)保护装置,用来保护半导体装置以避免由于静电放电所导致之高电压瞬变(transient)现象,其包括:(a)一形成于一P型基板内之电性浮接(floating)N型井;(b)形成于该P型基板内之复数个第一P+型区域,其中该第一P+型区域之每一者系连接至一输入垫,而且所有该复数个第一P+型区域被形成于该N型井内;(c)形成于该P型基板内之复数个第二P+型区域,其中该第二P+型区域之每一者系连接到地,该第二P+型区域之至少一者被形成于该N型井外,而且该第二P+型区域之至少一者被设置于该N型井内或者邻近该N型井之外部;以及(d)一形成于该N型井外之N+型区域,其中该N+型区域并未接地;(e)其中该复数个第一P+型区域、该复数个第二P+型区域、该N+型区域、与该N型井形成复数个pnp装置,以允许一瞬变电压从输入垫放电到地。2.如申请专利范围第1项之静电放电(ESD)保护装置,其中形成于该N型井外之每一该第二P+型区域系为高掺杂。3.如申请专利范围第1项之静电放电(ESD)保护装置,其在该N型井内包含复数个该第二P+型区域。4.如申请专利范围第1项之静电放电(ESD)保护装置,其在该N型井内仅包含一个该第二P+型区域。5.如申请专利范围第1项之静电放电(ESD)保护装置,其在该N型井内不包含任何该第二P+型区域,但包含至少一该P+型区域与该N型井相邻。6.一种积体电路,其包含一静电放电(ESD)保护装置,以保护半导体装置避免由于静电放电所导致之高电压瞬变(transient)现象,该静电放电保护装置包括:(a)一形成于一P型基板内之电性浮接(floating)N型井;(b)形成于该P型基板内之复数个第一P+型区域,其中该第一P+型区域之每一者系连接至一输入垫,而且所有该复数个第一P+型区域被形成于该N型井内;(c)形成于该P型基板内之复数个第二P+型区域,其中该第二P+型区域之每一者系连接到地,该第二P+型区域之至少一者被形成于该N型井外,而且该第二P+型区域之至少一者被设置于该N型井内或者邻近该N型井之外部;以及(d)一形成于该N型井外之N+型区域,其中该N+型区域并未接地;(e)其中该复数个第一P+型区域、该复数个第二P+型区域、该N+型区域、与该N型井形成复数个pnp装置,以允许一瞬变电压从输入垫放电到地。7.如申请专利范围第6项之积体电路,其中形成于该N型井外之每一该第二P+型区域系为高掺杂。8.如申请专利范围第6项之积体电路,其中该静电放电保护装置在该N型井内包含复数个该第二P+型区域。9.如申请专利范围第6项之积体电路,其中该静电放电保护装置在该N型井内仅包含一个该第二P+型区域。10.如申请专利范围第6项之积体电路,其中该静电放电保护装置在该N型井内不包含任何该第二P+型区域,但包含至少一该P+型区域与该N型井相邻。图式简单说明:图1系为一示意图,其绘示习知技艺之静电放电保护装置的横截面图;图2系为一示意图,其绘示本发明之一较佳具体实施例之一改良型静电放电保护装置的横截面图;图3系为对应于图2所示之静电放电保护装置的等效电路图;图4系为一示意图,其绘示本发明之第二较佳具体实施例之一改良型静电放电保护装置的横截面图;以及图5系为一示意图,其绘示本发明之第三较佳具体实施例之一改良型静电放电保护装置的横截面图。 |
