可自我校正延迟时间之电路及其方法

摘要

本发明系一种可自我校正延迟时间之电路及其方法，系设有一延迟电路，该延迟电路包含一处理单元、一计数单元及一时脉产生单元，并具有已知周期的参考时脉。该计数单元包含一计数器。该时脉产生单元可将未知周期的时脉讯号传输到该处理单元，使得该处理单元将该参考时脉之一计数致能讯号传输到该计数单元后，该计数单元得以依该时脉讯号计数该参考时脉，并产生一计数值，以供该处理单元可对应产生一延迟时间。如此，当该参考时脉系因实际设计上的需求，或因为晶片环境发生变化而改变时，该延迟电路皆可依计算出之延迟时间而随时自我校正，以保持系统之稳定，同时，更可有效改善传统需对延迟电路进行逐一修正的问题，大幅节省因此耗费的时间、人力及成本。