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Steuerschaltung für einen Datenpfad eines S-DRAM, der durch ein hochfrequenes Taktsignal (CLK) getaktet wird, mit einem programmierbaren Mode-Register (53) zum Speichern eines Latenzzeitwertes; einem Latenzzeitgenerator (47, 57) zur zeitlichen Verzögerung eines von einer internen Ablaufsteuerung (13) erzeugten Datenpfad-Steuersignals (PAR/PAW) mit einer schaltbaren Latenzzeit; einen Latenzzeit-Decoder (51, 55), der in Abhängigkeit von dem in dem Mode-Register (53) gespeicherten Latenzzeitwert (CAS) den Latenzzeitgenerator (47, 57) schaltet, wobei mindestens ein durch den Latenzzeit-Decoder (51, 55) zuschaltbares Signalverzögerungsglied (64, 68) zur Signalverzögerung des Datenpfad-Steuersignals (PAR/PAW) mit einer bestimmten Verzögerungszeit (Delay) vorgesehen ist, wobei der Latenzzeit-Decoder (47, 57) das zugehörige Signalverzögerungsglied (64, 68) zuschaltet, wenn der gespeicherte Latenzzeitwert hoch ist.
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