| 主权项 |
1.一种具有一抖动量测电路之积体电路,包含:复数个延迟元件,每一延迟元件具有一关联延迟、一组态为接收一输入时脉讯号之输入端以及一回应该关联延迟与该输入时脉讯号之输出端,其中该输入时脉讯号具有一重要时刻(significant instant);一第一组电路,与该复数个延迟元件之输入端与输出端相连接,该第一组电路组态为侦测该输入时脉讯号上之重要时刻,该第一组电路更组态为回应该输入时脉讯号上之重要时刻而输出一讯号;以及一第二组电路,组态为接收回应该输入时脉讯号之重要时刻之该讯号以及一第一触发讯号,该第二组电路更组态为闩锁住回应该输入时脉讯号之重要时刻之该讯号,且更回应于该第一触发讯号之一重要时刻,其中抖动之一量测値系由回应该输入时脉讯号之重要时刻之闩锁讯号来决定。2.如申请专利范围第1项所述之积体电路,其中每一该复数个延迟元件之关联延迟系近乎等同。3.如申请专利范围第1项所述之积体电路,其中该复数个延迟元件系以串联方式连接(serially connected)。4.如申请专利范围第1项所述之积体电路,其中每一该复数个延迟元件之关联延迟系由一延迟控制电路所控制。5.如申请专利范围第4项所述之积体电路,其中该延迟控制电路系一由电荷帮浦(charge pump)所控制之延迟锁回路(delay lock loop)。6.如申请专利范围第1项所述之积体电路,其中该第一组电路包括复数个双输入逻辑闸,每一该双输入逻辑闸系与每一该复数个延迟元件相对应。7.如申请专利范围第6项所述之积体电路,其中该复数个双输入逻辑闸之输入端系耦接至该复数个延迟元件之一的输入端与输出端。8.如申请专利范围第7项所述之积体电路,其中每一该复数个双输入逻辑闸的输入端之一系藉由一反相器(inverter)逻辑闸进行耦接。9.如申请专利范围第7项所述之积体电路,其中每一该复数个双输入逻辑闸的输入端之一系藉由线接(wiredconnection)方式进行耦接。10.如申请专利范围第6项所述之积体电路,其中每一该复数个双输入逻辑闸皆能产生一回应该输入时脉讯号之重要时刻之讯号。11.如申请专利范围第1项所述之积体电路,其中该第二组电路包括一第一复数个闩锁电路,每一该第一复数个闩锁电路系与每一该复数个延迟元件相对应。12.如申请专利范围第1项所述之积体电路,其中该输入时脉讯号系与一参考时脉讯号有关。13.如申请专利范围第12项所述之积体电路,其中该触发讯号从该参考时脉讯号延缓一第一预定延迟。14.如申请专利范围第13项所述之积体电路,其中该第一预定延迟系较该第一延迟为长。15.如申请专利范围第13项所述之积体电路,其中一抖动之量测値系将回应该输入时脉讯号之重要时刻的该闩锁讯号与该第一预定延迟相比较而决定。16.如申请专利范围第1项所述之积体电路,其中该抖动之量测値系经过滤波而得。17.如申请专利范围第16项所述之积体电路,其中该抖动之量测値系藉一单一侦测器进行滤波。18.如申请专利范围第1项所述之积体电路,其中回应该输入时脉讯号之重要时刻的该闩锁讯号,系在该第一触发讯号之一第一数量的重要时刻来记录。19.如申请专利范围第18项所述之积体电路,其中回应该输入时脉讯号之重要时刻的该闩锁讯号系由一第三组电路加以记录。20.如申请专利范围第19项所述之积体电路,其中该第三组电路包括一第二复数个闩锁电路,每一该第二复数个闩锁电路与每一该复数个延迟元件相对应。21.如申请专利范围第20项所述之积体电路,其中每一该第二复数个闩锁电路系为在一回馈回路中之逻辑电路,待送至该第二复数个闩锁电路之一预期输入出现时,可将其记录。22.如申请专利范围第21项所述之积体电路,其中送至该第二复数个闩锁电路之该预期输入系为逻辑高准位。23.如申请专利范围第1项所述之积体电路,更包含一结果计算器,其组态为提供从该抖动之量测値所收集到的资讯。24.如申请专利范围第23项所述之积体电路,其中该结果计算器组态为提供该输入时脉讯号重要时刻之一最早发生时间的资讯。25.如申请专利范围第23项所述之积体电路,其中该结果计算器组态为提供该输入时脉讯号重要时刻之一最晚发生时间的资讯。26.如申请专利范围第23项所述之积体电路,其中该结果计算器组态为提供该输入时脉讯号重要时刻之一最早与一最晚发生时间之差异的资讯。27.如申请专利范围第23项所述之积体电路,其中该结果计算器组态为提供该输入时脉讯号重要时刻之一平均値(average)的资讯。28.如申请专利范围第23项所述之积体电路,其中该结果计算器组态为提供该输入时脉讯号重要时刻之一中位数(median)的资讯。29.如申请专利范围第23项所述之积体电路,其中该结果计算器组态为提供该输入时脉讯号重要时刻之一标准差(standard deviation)的资讯。30.如申请专利范围第23项所述之积体电路,其中该结果计算器组态为提供回应一模式选择讯号(mode selection signal)之资讯。31.一种量测由一参考时脉讯号所衍生之一时脉讯号之一重要时刻的抖动之方法,系包含下列步骤:接收一输入时脉讯号,其中该输入时脉讯号具有一重要时刻;将该输入时脉讯号延缓一第一延迟,以产生一延迟输入时脉讯号及该延迟输入时脉讯号之一延迟重要时刻;接收一触发信号,其中该触发讯号系从该参考时脉讯号延缓一第二延迟;侦测该延迟输入时脉讯号之延迟重要时刻;以及产生回应于该延迟输入时脉讯号之延迟重要时刻及该触发讯号之一抖动量测讯号。32.如申请专利范围第31项所述之方法,更包含透过将该抖动量测讯号与该第一延迟作比较而取得一抖动量测値。33.如申请专利范围第31项所述之方法,更包含将该抖动量测讯号经过滤波,以产生一滤波后(filtered)之抖动量测讯号。34.如申请专利范围第33项所述之方法,其中该滤波后之抖动量测讯号包含该延迟输入时脉讯号之延迟重要时刻之一最早发生时间的资讯。35.如申请专利范围第33项所述之方法,其中该滤波后之抖动量测讯号包含该延迟输入时脉讯号之延迟重要时刻之一最晚发生时间的资讯。36.如申请专利范围第31项所述之方法,更包含记录该复数个触发讯号之该抖动量测讯号。37.如申请专利范围第36项所述之方法,更包含决定该重要时刻之一最早发生时间。38.如申请专利范围第36项所述之方法,更包含决定该延迟输入时脉讯号之重要时刻之一最晚发生时间。39.如申请专利范围第36项所述之方法,更包含决定该延迟输入时脉讯号之重要时刻之一最早与最晚发生时间之差异。40.如申请专利范围第36项所述之方法,更包含决定该延迟输入时脉讯号重要时刻之一统计値(statistic)。41.如申请专利范围第31项所述之方法,其中该参考时脉讯号之一关联频率系回应该抖动量测讯号而进行调整。42.如申请专利范围第31项所述之方法,其中该第一延迟系回应该抖动量测讯号而进行调整。43.如申请专利范围第31项所述之方法,其中该第二延迟系回应该抖动量测讯号而进行调整。44.如申请专利范围第31项所述之方法,更包含输入该参考时脉讯号至一电路,以产生该输入时脉讯号。45.如申请专利范围第44项所述之方法,其中该电路系回应该抖动量测讯号而进行调整。46.一种回应系统内抖动以作调整之系统,包含:一参考时脉,组态为产生一具有一关联频率之参考时脉讯号;复数个电路,组态为接收该参考时脉讯号,并运作产生一输入时脉讯号,该复数个电路具有一组第一特征値;以及一抖动量测次系统,组态为接收该参考时脉讯号与该输入时脉讯号,并运作产生一回应该输入时脉讯号之重要时刻之一抖动量测输出讯号,其中该抖动量测次系统包括:复数个具有复数个关联延迟之延迟元件,组态为产生一以该参考时脉讯号与该输入时脉讯号之合成讯号;以及至少一具有至少一关联可程式化延迟之可程式化延迟元件,组态为产生一触发讯号,用以从该合成讯号产生该抖动量测输出讯号;其中该系统运作以回应该抖动量测输出讯信号,而调整该系统之至少一参数。47.如申请专利范围第46项所述之系统,其中该系统之至少一参数系为该抖动量测次系统之至少一参数。48.如申请专利范围第46项所述之系统,其中该至少一参数包括该关联频率。49.如申请专利范围第46项所述之系统,其中该参考时脉讯号更包含一关联工作周期(dutycycle),且该至少一参数包括该关联工作周期。50.如申请专利范围第46项所述之系统,其中该至少一参数包括该组第一特征値中至少一特征値。51.如申请专利范围第46项所述之系统,其中该复数个电路包括复数个具有一组第二特征値之次电路,且其中该至少一参数包括该组第二特征値中至少一特征値。52.如申请专利范围第46项所述之系统,其中每一该复数个关联延迟皆等同。53.如申请专利范围第46项所述之系统,其中该复数个关联延迟中至少有一关联延迟与其他该复数个关联延迟不等同。54.如申请专利范围第46项所述之系统,其中该至少一参数包括该复数个关联延迟中之至少一关联延迟。55.如申请专利范围第46项所述之系统,其中该至少一参数包括所有该复数个关联延迟。56.如申请专利范围第46项所述之系统,其中该至少一参数包括至少一该关联可程式化延迟。图式简单说明:图一系依据本发明之一实施例绘示之一参考时脉讯号与一输入讯号上的重要时刻之时序图;图二A系依据本发明之一实施例绘示之一种量测抖动的方法之流程图;图二B系依据本发明之一实施例绘示之一分析电路的方块图;图三A系依据本发明之一实施例绘示之一晶片上抖动量测电路之架构图;图三B系依据本发明之一实施例绘示之计算抖动结果之过程的流程图;以及图四系依据本发明之一实施例,对于一实作时脉产生电路之系统,对其各种组成元件进行运作最佳化的回馈系统所绘示之方块图。 |
