| 主权项 |
1.一种具有模组终端上分享模组的系统,包含:第一和第二模组;一包含第一和第二模组连接器以分别接收此第一和第二模组的电路板;一自此电路板延伸到此第一模组连接器,到此第一模组,回到此第一模组连接器,到此电路板,到此第二模组连接器,到此第二模组,且到此第二模组的模组上终端之第一导体路径;和一自此电路板延伸到此第二模组连接器,到此第二模组,回到此第二模组连接器,到此电路板,到此第一模组连接器,到此第一模组,且到此第一模组的模组上终端之第二导体路径。2.根据申请专利范围第1项之系统,其中此第一和第二模组连接器每个具有正面和背面,且此第一路径自此第一模组的背面延伸到此第二模组的背面。3.根据申请专利范围第1项之系统,其中此第一和第二模组连接器每个具有正面和背面,且此第一路径自此第一模组的背面延伸到此第二模组的正面。4.根据申请专利范围第1项之系统,其中此第一和第二模组以及第一和第二模组连接器被加锁以便此第一和第二模组每个仅可在一种旋转方向上被接收。5.根据申请专利范围第1项之系统,其中此第一和第二模组是可交换的以便此第一模组可被第二模组连接器接收且此第二模组可被第一模组连接器接收而不必旋转任一模组的方向。6.根据申请专利范围第1项之系统,其中此系统包含拥有此第一和第二路径之X个路径,且此第一和第二模组每个包含2X个晶片,且其中此X个路径中的每个耦合到此第一模组的2X个晶片之不同两个之分枝和此第二模组的2X个晶片之不同两个之分枝。7.根据申请专利范围第1项之系统,更进一步包含在此第一模组内的一缓冲器和在此第二模组内的一缓冲器。8.根据申请专利范围第1项之系统,更进一步包含在此第一模组内的错误更正码晶片和在此第二模组内的错误更正码晶片。9.根据申请专利范围第8项之系统,其中这些错误更正码晶片终端于此电路板。10.根据申请专利范围第1项之系统,其中:此第一路径的第一区,其为经过区域的一短回圈,仅耦合到此第一模组的第一和第二晶片的分枝,而此第一路径的第二区仅耦合到此第二模组的第一和第二晶片的分枝;且此第二路径的第一区,其为经过区域的一短回圈,仅耦合到此第二模组的第三和第四晶片的分枝,而此第二路径的一区仅耦合到此第一模组的第三和第四晶片的分枝。11.根据申请专利范围第1项之系统,其中:此第一路径的第一区,其为经过区域的一短回圈,仅耦合到此第一模组的一晶片的分枝,而此第一路径的第二区仅耦合到此第二模组的一晶片的分枝;且此第二路径的第一区,其为经过区域的一短回圈,仅耦合到此第二模组的一晶片的分枝,而此第二路径的一区仅耦合到此第一模组的一晶片的分枝。12.根据申请专利范围第1项之系统,更进一步包含耦合到此第一和第二路径的控制器。13.根据申请专利范围第1项之系统,其中此电路板是一印刷电路板和主机板。14.根据申请专利范围第1项之系统,其中在这些模组内的路径之阻抗是比在电路板上的这些路径的阻抗高至少50%。15.根据申请专利范围第1项之系统,其中有具有一类似此第一路径的路径之额外路径且有其它具有一类似此第二路径的路径之额外路径。16.一种具有第一和第二模组连接器的系统,包含:一包含每个包括模组插槽之第一和第二模组连接器的电路板;一自此电路板延伸到此第一模组连接器,到此第一模组连接器的第一群模组连接器接触,自此第一模组连接器的第二群模组连接器接触延伸到此电路板,到此第二模组连接器,到此第二模组连接器的第一群模组连接器接触之第一导体路径,此第一模组连接器的第一群和第二群模组连接器接触间有一间隙;一自此电路板延伸到此第二模组连接器,到此第二模组连接器的第一群模组连接器接触,自此第二模组连接器的第二群模组连接器接触延伸到此电路板,到此第一模组连接器,到此第一模组连接器的第一群模组连接器接触之第二导体路径,此第二模组连接器的第一群和第二群模组连接器接触间有一间隙。17.根据申请专利范围第16项之系统,其中有位于此电路板和在此路径上的第一和第二模组连接器间的模组连接器连接。18.根据申请专利范围第16项之系统,其中有具有一类似此第一路径的路径之额外路径且有其它具有一类似此第二路径的路径之额外路径。19.根据申请专利范围第16项之系统,其中有位于此电路板和在此路径上的第一和第二模组连接器间的模组连接器连接。20.根据申请专利范围第16项之系统,其中此第一和第二模组连接器被加锁以便一相似被加锁的模组仅可在一种方向上被插入对应的模组插槽。21.一种具有模组终端上分享模组的系统,包含:第一和第二模组;一包含第一和第二模组连接器以分别接收此第一和第二模组的电路板;一自此电路板延伸到此第一模组连接器,到此第一模组,回到此第一模组连接器,到此电路板,到此第二模组连接器,到此第二模组,且到此第二模组的模组上终端之第一导体路径,其中此第一路径的第一区,其为经过区域的一短回圈,耦合到此第一模组的第一和第二晶片的分枝,而此第一路径的第二区耦合到此第二模组的第一和第二晶片的分枝;和一自此电路板延伸到此第二模组连接器,到此第二模组,回到此第二模组连接器,到此电路板,到此第一模组连接器,到此第一模组,且到此第一模组的模组上终端之第二导体路径,其中此第二路径的第一区,其为经过区域的一短回圈,耦合到此第二模组的第三和第四晶片的分枝,而此第二路径的一区耦合到此第一模组的第三和第四晶片的分枝。22.根据申请专利范围第21项之系统,其中此系统包含:包含此第一和第二路径的X个路径;和此第一和第二模组每个包含包括此第一和第二模组的第一,第二,第三和第四晶片之2X个晶片,且其中此X个路径中的每个耦合到此第一模组的2X个晶片之不同两个之分枝和此第二模组的2X个晶片之不同两个之分枝。23.根据申请专利范围第21项之系统,其中此第一和第二模组连接器每个具有正面和背面,且此第一路径自此第一模组的背面延伸到此第二模组的背面。24.根据申请专利范围第21项之系统,其中此第一和第二模组连接器每个具有正面和背面,且此第一路径自此第一模组的背面延伸到此第二模组的正面。25.根据申请专利范围第21项之系统,其中此第一和第二模组以及第一和第二模组连接器被加锁以便仅能被这些模组在一种方向上接收。26.根据申请专利范围第21项之系统,其中此第一和第二模组是可交换的以便此第一模组可被第二模组连接器接收且第二模组可被第一模组连接器接收而不必旋转任一模组的方向。27.根据申请专利范围第21项之系统,更进一步包含在此第一模组内的一缓冲器和在此第二模组内的一缓冲器。28.根据申请专利范围第21项之系统,更进一步包含在此第一模组内的错误更正码晶片和在此第二模组内的错误更正码晶片。29.根据申请专利范围第21项之系统,其中有具有一类似此第一路径的路径之额外路径且有其它具有一类似此第二路径的路径之额外路径。图式简单说明:图1是一代表包含一主机板,一控制器,和两模组连接器(不包含这些模组)的系统之平面图。图2是一代表包含具有插入这些连接器的模组之图1的主机板之平面图。图3是一代表图2的第二模组之正面图。图4是一代表沿着线4-4,图3的第二模组之横截面侧视图。图5是一代表图2的第一模组之正面图。图6是一代表沿着线6-6,图5的第一模组之横截面侧视图。图7是一代表显示在图1-6中为单一线和封装连接所代表的多重线和封装连接之图形。图8是一代表图6的另一种选择之图形。图9是一代表图6的另一种选择之图形。图10是一代表图2和图3的一终端封装之图形。图11是一代表包含一主机板,一控制器,和两模组连接器(不包含这些模组)的系统之平面图。图12是一代表具有插入这些连接器的模组之图11的主机板之平面图。图13是一代表包含一主机板,一控制器,和两模组连接器(不包含这些模组)的系统之平面图。图14是一代表包含具有插入这些连接器的模组之图13的主机板之平面图。图15是一代表图14的系统之横截面侧视图。图16是一代表图14的模组1之正面图。图17是一代表图14的系统之阻抗之图形。图18是像图14之系统的部分平面图和部分正面图,具有增加的包含于这些模组之错误更正码(ECC)和缓冲晶片。图19是一代表图18的缓冲器用的晶粒上终端之图形。图20是一代表用于图18的缓冲器用的晶粒下终端之图形。图21是一代表包含一时钟路径之图14的系统之图形。图22是一代表包含一额外时钟路径之图21的系统之图形。图23是一代表一包含一主机板,一控制器,连接器和插入其中之模组的系统之平面图。图24是一代表一包含一主机板,一控制器,连接器和插入其中之模组的系统之平面图。图25是一代表图24的系统之一绕线路径的图形。图26是一代表图14的系统之绕线路径的图形。图27是一代表图14的模组1,在其上一短终端卡被用以取代模组2,之横截面侧视图。图28是一代表图27的短终端卡之平面图。图29是一图28的另一种选择。图30是一代表用于图14的系统之另一种实施例的横截面侧视图。图31是一代表用于图14的系统之另一种实施例的横截面侧视图。图32是一代表一可用于图30,31和34的系统用的选择性致能的晶粒上终端电路之图形。图33是一代表图32之选择性致能的晶粒上终端电路的另一种选择之图形且可用于图30,31和34的系统内。图34是一代表采用图30的布局之系统图形。图35是一代表与图14的双面系统类似的单面系统之平面图。图36是一代表单面模组的横截面侧视图。图37是一代表单面模组的横截面侧视图。图38是一代表具有三模组和一控制器的系统之图形。图39是一代表一包含一主机板,一控制器,和两具有模组的模组连接器之系统的平面图。 |
