| 主权项 |
1.一种自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,适用于一绝缘体上有矽之半导体基底,包括下列步骤:于该绝缘体上有矽之半导体基底上沉积一薄二氧化矽层,且施行离子布値使该基底阻値降低;利用电子束微影及蚀刻制程于该绝缘体上有矽之半导体基底上制作源/汲极与连接源/汲极之电子传输通道;去除该薄二氧化矽层再于该基底上沉积一绝缘层;将该绝缘层减缩线宽至1至40奈米之间而制作成一垂直跨越该电子传输通道之细线;于该基底上沉积一闸极绝缘层;以及于该绝缘层两侧形成复晶矽间隙壁(spacer)闸极。2.如申请专利范围第1项所述之自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,更包括下列步骤:于该基底上沉积一保护层;以及于该保护层上制作金属上闸极及欧姆接触制程。3.如申请专利范围第1项所述之自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,其中该绝缘层包括一二氧化矽层及一四乙氧基矽烷(TEOS)层。4.如申请专利范围第1项所述之自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,其中,制作该垂直跨越该电子传输通道之细线,更包括下列步骤:利用电子束微影及蚀刻制程将该绝缘层减缩线宽至小于80奈米;以及利用稀释的氢氟酸湿式蚀刻,来减缩线宽至1至40奈米之间。5.如申请专利范围第3项所述之自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,其中该二氧化矽层是利用乾氧方式成长50-500。6.如申请专利范围第2项所述之自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,其中该保护层是为二氧化矽层。7.如申请专利范围第1项所述之自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,其中形成该复晶矽间隙壁闸极是利用化学气相沈积法沉积复晶矽层约1000-2000。8.如申请专利范围第1项所述之自我对准之复晶矽间隙壁闸极之单电子电晶体之制造方法,其中形成该复晶矽间隙壁闸极是利用乾式蚀刻,制作出宽为10-90奈米之复晶矽间隙壁闸极。9.一种奈米单电子电晶体结构,包括:一绝缘体上有矽之半导体基底;一双复晶矽间隙壁闸极,形成于该半导体基底上,该双复晶矽间隙壁闸极是被一绝缘层隔离且分立及相互对称在绝缘层两侧;一源/汲极,形成于该半导体基底上;以及一电子传输通道,用以连接该源/汲极。10.如申请专利范围第9项所述之奈米单电子电晶体结构,其中,该源/汲极与该电子传输通道是利用电子束微影及蚀刻制程制作。11.如申请专利范围第9项所述之奈米单电子电晶体结构,其中,该复晶矽间隙壁闸极之宽度为10-90奈米。12.如申请专利范围第9项所述之奈米单电子电晶体结构,其中,该绝缘层垂直该电子传输通道。图式简单说明:第1图系显示利用电子束微影技术制作二氧化矽的1维奈米级细线(nano wire)。第2图系显示元件的复晶矽闸极之电子显微镜照片。第3至6图系显示根据本发明实施例的方法之流程剖面图,其中第3A、4A、5A、6图是为侧视图,第3B、4B、5B图是为上视图。第7图系显示单电子电晶体能阶示意图。第8图系显示复晶矽间隙壁闸极单电子电晶体的等效电路图。第9A至9D图系显示复晶矽间隙壁闸极单电子电晶体的Id-Vd模拟(库伦阻断,Coulomb Blockade)。第10A至10D图系显示复晶矽间隙壁闸极单电子电晶体的Id-Vg模拟(电流振荡Current Oscillation)。第11A至11B图系显示室温操作之复晶矽间隙壁闸极单电子电晶体的电性特性。 |
