| 主权项 |
1.一种写入选定记忆体胞元之方法,该选定记忆体胞元系耦合在一选定X线和一选定Y线间,该方法被实施于包括各分别地耦合在多条X线之一个别者、和多条Y线之一个别者间的一阵列被动元件记忆体胞元之一积体电路中,该方法包含下列步骤:把该选定X线偏压至一第一电压;把该选定Y线偏压至与该第一电压不同的一第二电压;把至少一些未选定X线偏压至由该等第一和第二电压界定的一范围内之一第三电压;及把至少一些未选定Y线偏压至由该等第一和第二电压界定的该范围内、且与该等第一和第二电压大致不同之一第四电压。2.依据申请专利范围第1项之方法,其中:该第三电压系与该等第一和第二电压大致不同。3.依据申请专利范围第1项之方法,其中:该等第一、第二、第三、和第四电压在量度上都大致不同。4.依据申请专利范围第1项之方法,其中:该第四电压系在该等第一和第二电压间,且自该第一电压偏移一第一量;及该第三电压系在该等第一和第二电压间,且自该第二电压偏移一第二量。5.依据申请专利范围第4项之方法,其中:该第四电压比该第二电压更接近该第一电压;及该第三电压比该第一电压更接近该第二电压。6.依据申请专利范围第4项之方法,其中:该等第一和第二偏移在量度上系大致相同。7.依据申请专利范围第4项之方法,其中:该等第一和第二偏移被选择,使得透过未选定记忆体胞元之累积总泄漏电流小于透过该选定记忆体胞元之一程式化电流。8.依据申请专利范围第4项之方法,其中:该等第一和第二偏移被选择,使得透过未选定记忆体胞元之累积泄漏电流小于透过该选定记忆体胞元之该程式化电流的大约一半。9.依据申请专利范围第1项之方法,其中:该等至少一些未选定X线、和该等至少一些未选定Y线在该等选定X线和选定Y线被偏压至该等个别第一和第二电压前,即被偏压。10.依据申请专利范围第1项之方法,其中:该等至少一些未选定X线、和该等至少一些未选定Y线被偏压于与该等选定X线和选定Y线被偏压大致相同的时间。11.依据申请专利范围第1项之方法,其中:在它被偏压至该第一电压前,即把该选定X线偏压至该第三电压:及在它被偏压至该第二电压前,即把该选定Y线偏压至该第四电压。12.依据申请专利范围第1项之方法,其中:该等记忆体胞元包含可抹除记忆体胞元。13.依据申请专利范围第1项之方法,其中各记忆体胞元包含:一层有机材料,其具有藉由一电压之施加跨于该层、来切换至一较低或较高状态的一电阻。14.依据申请专利范围第1项之方法,其中:该记忆体阵列包含具有至少两平面记忆体胞元的一个三维度记忆体阵列。15.依据申请专利范围第14项之方法,其中:该等记忆体胞元包含反熔丝记忆体胞元。16.依据申请专利范围第14项之方法,其中:该等记忆体胞元包含熔丝记忆体胞元。17.依据申请专利范围第1项之方法,其中:该等记忆体胞元包含写一次记忆体胞元。18.依据申请专利范围第17项之方法,其中:该记忆体阵列包含具有至少两平面记忆体胞元的一个三维度记忆体阵列。19.依据申请专利范围第18项之方法,其中:该等记忆体胞元包含反熔丝记忆体胞元。20.依据申请专利范围第18项之方法,其中:该等记忆体胞元包含熔丝记忆体胞元。21.依据申请专利范围第1项之方法,其中:该记忆体阵列包含具有至少两平面之写一次反熔丝记忆体胞元的一个三维度记忆体阵列。22.依据申请专利范围第14项之方法,其更包含:针对和具有也不与该选定记忆体平面相关联之相关联X线或Y线的一选定记忆体平面相邻之各记忆体平面,把也不与该选定记忆体平面相关联之至少一些此等相邻平面X线偏压至该第三电压,及把也不与该选定记忆体平面相关联之至少一些此等相邻平面Y线偏压至该第四电压。23.依据申请专利范围第22项之方法,其更包含:针对不和一选定记忆体平面相邻之各记忆体平面,把此等非相邻记忆体平面之至少一些X线偏压至该第三电压,及把至少一些此等非相邻Y线偏压至该第四电压。24.依据申请专利范围第22项之方法,其更包含:针对不和一选定记忆体平面相邻之各记忆体平面,允许在此等非相邻记忆体平面上的X线和Y线来浮接。25.依据申请专利范围第9项之方法,其更包含:允许和也不与一选定记忆体平面相关联之非选定记忆体平面相关联的X线和Y线来浮接。26.依据申请专利范围第14项之方法,其更包含:若相邻于一选定记忆体平面的一第一记忆体平面呈现具有也不与该选定记忆体平面相关联之相关联X线,则把至少一些此等相邻平面X线偏压至该第三电压;及若相邻于一选定记忆体平面的一第二记忆体平面呈现具有也不与该选定记忆体平面相关联之相关联Y线,则把至少一些此等相邻平面Y线偏压至该第四电压。27.一种写入选定记忆体胞元之方法,该选定记忆体胞元系耦合在与一选定记忆体平面相关联之一选定X线和一选定Y线间,该方法被实施于包括具有各分别地耦合在多条X线之一个别者、和多条Y线之一个别者间的至少两平面之写一次被动元件记忆体胞元之一个三维度阵列的一积体电路中,该方法包含下列步骤:把该选定X线偏压至一第一电压;把该选定Y线偏压至与该第一电压不同的一第二电压;把与该选定记忆体平面相关联之至少一些未选定X线偏压至由该等第一和第二电压界定的一范围内之一第三电压;及把与该选定记忆体平面相关联之至少一些未选定Y线偏压至由该等第一和第二电压界定的该范围内、且与该等第一和第二电压大致不同之一第四电压;其中该第四电压系比该第二电压更接近该第一电压,且自该第一电压偏移一第一量;及该第三电压系比该第一电压更接近该第二电压,且自该第二电压偏移一第二量。28.依据申请专利范围第27项之方法,其更包含:针对和具有也不与该选定记忆体平面相关联之相关联X线或Y线的一选定记忆体平面相邻之各记忆体平面,把也不与该选定记忆体平面相关联之至少一些此等相邻平面X线偏压至该第三电压,及把也不与该选定记忆体平面相关联之至少一些此等相邻平面Y线偏压至该第四电压。29.依据申请专利范围第28项之方法,其更包含:针对不和一选定记忆体平面相邻之各记忆体平面,把此等非相邻记忆体平面之至少一些X线偏压至该第三电压,及把至少一些此等非相邻Y线偏压至该第四电压中。30.依据申请专利范围第28项之方法,其更包含:针对不和一选定记忆体平面相邻之各记忆体平面,允许在此等非相邻记忆体平面上的X线和Y线来浮接。31.依据申请专利范围第27项之方法,其更包含:允许和也不与一选定记忆体平面相关联之非选定记忆体平面相关联的X线和Y线来浮接。32.依据申请专利范围第27项之方法,其更包含:若相邻于一选定记忆体平面的一第一记忆体平面呈现具有也不与该选定记忆体平面相关联之相关联X线,则把至少一些此等相邻平面X线偏压至该第三电压;及若相邻于一选定记忆体平面的一第二记忆体平面呈现具有也不与该选定记忆体平面相关联之相关联Y线,则把至少一些此等相邻平面Y线偏压至该第四电压。33.一种写入选定记忆体胞元之方法,该选定记忆体胞元系耦合在一选定X线和一选定Y线间,该方法被实施于包括各分别地耦合在多条X线之一个别者、和多条Y线之一个别者间的一阵列被动元件记忆体胞元之一积体电路中,该方法包含下列步骤:把该选定X线偏压至一第一电压;把该选定Y线偏压至一第二电压;把至少一些未选定X线偏压至一第三电压;及把至少一些未选定Y线偏压至一第四电压;其中该等第一、第二、第三、和第四电压系各大致不同。34.一种把选定记忆体胞元程式化之方法,该选定记忆体胞元系耦合在一选定X线和一选定Y线间,该方法被实施于包括各分别地耦合在多条X线之一个别者、和多条Y线之一个别者间的一记忆体阵列被动元件记忆体胞元之一积体电路中,该方法包含下列步骤:把该选定X线和该选定Y线耦合至个别第一和第二电压传输节点,来把一程式化电压施加跨于连接在其间的该选定记忆体胞元;及把至少一些未选定X线和至少一些未选定Y线耦合至个别第三和第四电压传输节点、各个该等第三和第四电压在量度上与该等第一和第二电压不同,来把量度上低于该程式化电压的一特定电压、施加跨于分别连接在其间的该等未选定记忆体胞元。35.依据申请专利范围第34项之方法,其中:透过未选定记忆体胞元的累积泄漏电流,由透过该等未选定X线和Y线的电流比由流过该等选定X线和选定Y线的电流被更多地支持。36.依据申请专利范围第34项之方法,其中:该第四电压系在该等第一和第二电压间,且自该第一电压偏移一第一量;及该第三电压系在该等第一和第二电压间,且自该第二电压偏移一第二量。37.依据申请专利范围第36项之方法,其中:该第四电压比该第二电压更接近该第一电压;及该第三电压比该第一电压更接近该第二电压。38.依据申请专利范围第37项之方法,其中:该等第一和第二偏移在量度上系大致相同。39.依据申请专利范围第36项之方法,其中:该等第一和第二偏移被选择,使得透过未选定记忆体胞元之累积泄漏电流小于透过该选定记忆体胞元之一程式化电流。40.依据申请专利范围第39项之方法,其中:该等第一和第二偏移被选择,使得透过未选定记忆体胞元之累积泄漏电流小于透过该选定记忆体胞元之该程式化电流的大约一半。41.依据申请专利范围第36项之方法,其中:该等第一和第二偏移各被选择系在约0.5至2.0伏特之范围内。42.依据申请专利范围第34项之方法,其中:该记忆体阵列系具有至少两平面记忆体胞元的一个三维度记忆体阵列。43.依据申请专利范围第34项之方法,其中:该记忆体胞元系写一次反熔丝记忆体胞元。44.一种把记忆体胞元程式化之方法,该方法系实施在包括至少一记忆体子阵列之被动元件记忆体胞元的一积体电路中、而在一给定子阵列内的各记忆体胞元分别耦合于与该给定子阵列相关联之多条X线的一个别者、和与该给定子阵列相关联之多条Y线的一个别者间,该方法包含下列步骤:针对具有要程式化的至少一记忆体胞元之各子阵列:把在该子阵列内的至少一些X线偏压至一写入模式未选定X线(UXL)电压、且把在该子阵列内的至少一些Y线偏压至一写入模式未选定Y线(UYL)电压,两电压被选择、使得量度上低于一程式化电压的一特定电压被施加跨于分别耦合在其间的该等记忆体胞元;然后针对在要程式化的该子阵列内的一群组之至少一记忆体胞元的各个,把其相关联X线脉动至一写入模式选定X线(SXL)电压、而把其相关联Y线脉动至一写入模式选定Y线(SYL)电压,两电压被选择、使得该程式化电压被施加跨于该记忆体胞元、以一充分时间来把该记忆体胞元程式化。45.依据申请专利范围第44项之方法,其中:当该群组没有记忆体胞元在该子阵列内留待程式化时,则把在该子阵列内的X线偏压至一非主动X线(IXL)电压、且把在该子阵列内的Y线偏压至一非主动Y线(IYL)电压。46.依据申请专利范围第44项之方法,其中:该特定电压在施加跨于一记忆体胞元时,会把该记忆体胞元逆向偏压。47.依据申请专利范围第44项之方法,其中:该程式化电压在施加跨于一记忆体胞元时,会把该记忆体胞元顺向偏压。48.依据申请专利范围第44项之方法,其中:藉由把在该子阵列内的至少一些X线偏压至该UXL电压、且把在该子阵列内的至少一些Y线偏压至该UYL电压,最多只有一个子阵列被同时采用成一写入待机模式。49.依据申请专利范围第48项之方法,其中:耦合在一子阵列内的一选定X线和一选定Y线间、最多只有一个选定记忆体胞元被同时程式化。50.依据申请专利范围第48项之方法,其中:沿着在一子阵列内的一选定X线或选定Y线、多于一个选定记忆体胞元被同时程式化。51.依据申请专利范围第44项之方法,其中:藉由把在各此一子阵列内的至少一些X线偏压至该UXL电压、且把在各此一子阵列内的至少一些Y线偏压至该UYL电压,多于一个子阵列被同时采用成一写入待机模式。52.依据申请专利范围第51项之方法,其中:耦合在一单一子阵列内的一选定X线和一选定Y线间、最多只有一个选定记忆体胞元被同时程式化。53.依据申请专利范围第51项之方法,其中:在多个子阵列中的各个内,至少一个选定记忆体胞元被同时程式化。54.依据申请专利范围第44项之方法,其中:把在该子阵列内的至少多数该等X线偏压至该UXL电压、且把在该子阵列内的至少多数该等Y线偏压至该UYL电压。55.依据申请专利范围第44项之方法,其中:把在该子阵列内的至少大致所有该等X线偏压至该UXL电压、且把在该子阵列内的至少大致所有该等Y线偏压至该UYL电压。56.依据申请专利范围第44项之方法,其中:该等记忆体胞元包含写一次反熔丝记忆体胞元。57.依据申请专利范围第44项之方法,其中:该UYL电压系在该等SXL和SYL电压间,且自该SXL电压偏移一第一量;及该UXL电压系在该等SXL和SYL电压间,且自该SYL电压偏移一第二量。58.依据申请专利范围第57项之方法,其中:该等第一和第二偏移被选择,使得透过未选定记忆体胞元之累积泄漏电流小于透过该选定记忆体胞元之一程式化电流的大约一半。59.依据申请专利范围第57项之方法,其中:该等第一和第二偏移各被选择系在约0.5至2.0伏特之范围内。60.一种把记忆体胞元程式化之方法,该方法系实施在包括配置于至少两记忆体平面中的至少一个三维度记忆体子阵列之被动元件记忆体胞元的一积体电路中,而在一给定子阵列内的一给定记忆体平面之各记忆体胞元分别耦合于与该等给定记忆体平面和给定子阵列相关联之多条X线的一个别者、和进一步耦合于与该等给定记忆体平面和给定子阵列相关联之多条Y线的一对应者,该方法包含下列步骤:针对具有要程式化的至少一记忆体胞元之各子阵列内的各记忆体平面:把与其相关联之至少一些X线偏压至一写入模式未选定X线(UXL)电压、且把与其相关联之至少一些Y线偏压至一写入模式未选定Y线(UYL)电压,两电压被选择、使得量度上低于一程式化电压的一特定电压被施加跨于分别耦合在其间的该等记忆体胞元;然后针对在该等记忆体平面和子阵列内、要程式化的一群组之至少一记忆体胞元的各个,把其相关联X线脉动至一写入模式选定X线(SXL)电压、而把其相关联Y线脉动至一写入模式选定Y线(SYL)电压,两电压被选择、使得该程式化电压被施加跨于该记忆体胞元、以一充分时间来把该记忆体胞元程式化。61.依据申请专利范围第60项之方法,其中:当该群组没有记忆体胞元在该子阵列内留待程式化时,则把在该子阵列内的与该记忆体平面相关联之X线偏压至一非主动X线(IXL)电压、且把在该子阵列内的与该记忆体平面相关联之Y线偏压至一非主动Y线(IYL)电压。62.依据申请专利范围第60项之方法,其中:该特定电压在施加跨于一记忆体胞元时,会把该记忆体胞元逆向偏压。63.依据申请专利范围第60项之方法,其中:该程式化电压在施加跨于一记忆体胞元时,会把该记忆体胞元顺向偏压。64.依据申请专利范围第60项之方法,其中:藉由把在该子阵列内的至少一些X线偏压至该UXL电压、且把在该子阵列内的至少一些Y线偏压至该UYL电压,最多只有一个子阵列被同时采用成一写入待机模式。65.依据申请专利范围第64项之方法。其中:耦合在一子阵列内的一选定X线和一选定Y线间、最多只有一个选定记忆体胞元被同时程式化。66.依据申请专利范围第64项之方法,其中:沿着在一子阵列内的一选定X线或选定Y线、多于一个选定记忆体胞元被同时程式化。67.依据申请专利范围第64项之方法,其中:与在一子阵列内的至少两记忆体平面之各个相关联的至少一个选定记忆体胞元被同时程式化。68.依据申请专利范围第60项之方法,其中:藉由把在各此一子阵列内的至少一些X线偏压至该UXL电压、且把在各此一子阵列内的至少一些Y线偏压至该UYL电压,多于一个子阵列被同时采用成一写入待机模式。69.依据申请专利范围第68项之方法,其中:耦合在一单一子阵列内的一选定X线和一选定Y线间、最多只有一个选定记忆体胞元被同时程式化。70.依据申请专利范围第68项之方法,其中:在多个子阵列中的各个内,至少一个选定记忆体胞元被同时程式化。71.依据申请专利范围第60项之方法,其中:把与该等记忆体平面和子阵列相关联的至少多数该等X线偏压至该UXL电压、且把与该等记忆体平面和子阵列相关联的至少多数该等Y线偏压至该UYL电压。72.依据申请专利范围第60项之方法,其中:把与一记忆体平面和子阵列相关联的至少大致所有该等X线偏压至该UXL电压、且把与该记忆体平面和子阵列相关联的至少大致所有该等Y线偏压至该UYL电压。73.依据申请专利范围第60项之方法,其中:各被动元件记忆体胞元以自其相关联X线至其相关联Y线的一方向来顺向偏压;各X线在此一记忆体平面呈现时、系与在该X线上方的一记忆体平面内之记忆体胞元相关联,且在此一记忆体平面呈现时、与在该X线下方的一记忆体平面内之记忆体胞元进一步相关联;及各Y线在此一记忆体平面呈现时、系与在该Y线上方的一记忆体平面内之记忆体胞元相关联,且在此一记忆体平面呈现时、与在该Y线下方的一记忆体平面内之记忆体胞元进一步相关联。74.依据申请专利范围第60项之方法,其中:在至少一第一记忆体平面内的各被动元件记忆体胞元以自其相关联X线至其相关联Y线的一方向来顺向偏压;在相邻于该第一记忆体平面之至少一第二记忆体平面内的各被动元件记忆体胞元以自其相关联Y线至其相关联X线的一方向来顺向偏压;各X线在此一记忆体平面呈现时、系与在该X线上方的一记忆体平面内之记忆体胞元相关联,且在此一记忆体平面呈现时、与在该X线下方的一记忆体平面内之记忆体胞元进一步相关联;及各Y线在此一记忆体平面呈现时、系与在该Y线上方的一记忆体平面内之记忆体胞元相关联,且在此一记忆体平面呈现时、与在该Y线下方的一记忆体平面内之记忆体胞元进一步相关联。75.一种积体电路,包含有:一阵列之被动元件记忆体胞元,各分别具有耦合于多条X线之一个别者的一第一端子,且具有耦合于多条Y线之一个别者的一第二端子;一第一阵列支持电路,用来在一写入模式操作期间被选择时、把各X线偏压至一第一电压,且在一写入模式操作期间未被选择时、把各X线偏压至一第三电压;一第二阵列支持电路,用来在一写入模式操作期间被选择时、把各Y线偏压至一第二电压,且在一写入模式操作期间未被选择时、把各Y线偏压至一第四电压;其中该第一电压系与该第二电压不同;其中该第三电压落于由该等第一和第二电压界定的一范围内;及其中该第四电压落于由该等第一和第二电压界定的一范围内,且与该等第一和第二电压大致不同。76.一种积体电路,包含有:配置在至少一记忆体平面中的至少一记忆体子阵列之被动元件记忆体胞元,在一给定子阵列内的一给定记忆体平面之各记忆体胞元分别耦合于与该等给定记忆体平面和给定子阵列相关联之多条X线的一个别者、和进一步耦合于与该等给定记忆体平面和给定子阵列相关联之多条Y线的一对应者,各个记忆体胞元具有自其之一个别第一端子到一个别第二端子的一方向;在一写入模式操作期间被组配的阵列电路,该阵列电路用来把在一选定子阵列之一选定记忆体平面内的各选定记忆体胞元之个别第一端子偏压至一第一电压、用来把在一选定子阵列之一选定记忆体平面内的各选定记忆体胞元之个别第二端子偏压至与该第一电压不同的一第二电压、用来把在一选定子阵列之一选定记忆体平面内的至少一群组未选定记忆体胞元之个别第一端子偏压至具有由该等第一和第二电压界定的一范围内之一数値的一第三电压、及用来把在一选定子阵列之一选定记忆体平面内的至少一群组未选定记忆体胞元之个别第二端子偏压至具有由该等第一和第二电压界定的一范围内之一数値且与该等第一和第二电压大致不同的一第四电压。77.依据申请专利范围第76项之积体电路,其中该阵列电路包含:在一写入模式操作期间被组配的X线电路,该X线电路用来把各选定X线在此一选定X线耦合于一选定记忆体胞元之该第一端子时偏压至该第一电压、且在此一选定X线耦合于一选定记忆体胞元之该第二端子时偏压至该第二电压,及该X线电路用来把各未选定X线在此一未选定X线连接于未选定记忆体胞元之该个别第一端子时偏压至该第三电压、且在此未选定X线连接于未选定记忆体胞元之该个别第二端子时偏压至该第四电压;以及在一写入模式操作期间被组配的Y线电路,该Y线电路用来把各选定Y线在此一选定Y线耦合于一选定记忆体胞元之该第一端子时偏压至该第一电压、且在此一选定Y线耦合于一选定记忆体胞元之该第二端子时偏压至该第二电压,及该Y线电路用来把各未选定Y线在此一未选定Y线连接于未选定记忆体胞元之该个别第一端子时偏压至该第三电压、且在此一未选定Y线连接于未选定记忆体胞元之该个别第二端子时偏压至该第四电压。78.一种积体电路,包含有:配置在至少一记忆体平面中的至少一记忆体子阵列之被动元件记忆体胞元,在一给定子阵列内的一给定记忆体平面之各记忆体胞元分别耦合于与该等给定记忆体平面和给定子阵列相关联之多条X线的一个别者、和进一步耦合于与该等给定记忆体平面和给定子阵列相关联之多条Y线的一对应者,各个记忆体胞元具有自其之一个别第一端子到一个别第二端子的一方向;及在针对一选定子阵列之一选定记忆体平面的一写入模式操作期间被组配的阵列电路,该阵列电路用来把一程式化电压以一顺向偏压方向来施加跨于在其内的一选定记忆体胞元、用来把一第二电压以一逆向偏压方向来施加跨于在其内的未选定记忆体胞元、用来把一第三电压以一顺向偏压方向来施加跨于耦合至在其内的一选定X线之半选定记忆体胞元、及用来把一第四电压以一顺向偏压方向来施加跨于耦合至在其内的一选定Y线之半选定记忆体胞元;其中该程式化电压在量度上大于该第二电压,且该第二电压在量度上大于该等第三和第四电压两者。图式简单说明:第1图系一被动元件记忆体阵列之电气构造图,其描写通过未选定记忆体胞元之泄漏电流;第2图系进一步描写第1图显示、透过未选定记忆体胞元之泄漏电流的简化电气构造图;第3图系描写在一被动元件记忆体阵列中的一选定X线之时序图;第4图系一被动元件记忆体阵列之电气构造图,其之未选定线路系依据本发明之一实施例来偏压;第5图系描写透过在如第4图来偏压之记忆体阵列中的未选定记忆体胞元之泄漏电流的简化电气构造图;第6图系描写透过在如第4图来偏压之记忆体阵列的简化电气构造图,指出相关来选出针对各种偏压电压的有利値之阵列参数;第7图系描写第6图所描写的两不参数之图;第8图系说明在写入于一阵列内的数个不同记忆体胞元时,各种记忆体阵列线之适合电压波形的时序图;第9图系说明在各个不同层面上的阵列线之较佳偏压的一个三维度记忆体阵列之简化电气构造图;第10图系具有在一写入操作期间、沿着相同选定X线的两同时选定记忆体胞元之一被动元件记忆体阵列的电气构造图;第11图系具有在一写入操作期间、沿着相同选定Y线的两同时选定记忆体胞元之一被动元件记忆体阵列的电气构造图:第12图系描写透过一逆向偏压记忆体胞元的泄漏电流为温度之函数的图;第13图系使用于本发明之一层面的一偏压产生电路之电气构造图;第14图系说明在各个不同层面上的阵列线之较佳偏压的一个8MB三维度记忆体阵列之简化电气构造图;第15图系代表在把如第14图说明地来偏压的一个三维度记忆体阵列放电时、可能发生的一负耦合之简化电气构造图;第16图系代表第15图说明的两记忆体层面之电压波形的波形图;第17图系依据本发明之一层面的放电电路之电气构造图;第18图系代表第15图说明的两记忆体层面之电压波形的波形图;第19图系依据本发明之一层面的放电电路之电气构造图;及第20图系依据本发明之一层面的的记忆体阵列和支持电路之功能方块图。 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