高速资料通讯之电子电路系统及其制造方法

摘要

兹提供一种用以设计电子电路系统之方法。按此方法，该系统个别的功能性构建区块之元件的各电路参数可依系统方式加以调整，俾将因在这些功能性构建区块间之系统层级互动作用而所产生的劣化效应降至最低。在一具体实施例中，本方法会被施用于一属除以16除法器之CMOS IC，其中该等功能性构建区块为四个除以2除法器。从各个除法阶段所获之输出信号波纹的产得改良效果可按图形方式表现。在另一具体实施例里，本方法会被施用于另一属Bang Bang相位侦测器的CMOS IC，在此该等功能性构建区块为三个主从式D型覆晶。从各个除法阶段所获之输出信号波纹的改良效果亦按图形方式表现。

主权项

1.一种可按标准CMOS IC晶圆制程所制得并供以进行达10 Gbit/sec资料速率之高速资料传输的电子电路系统,其中至少包含:复数个个别可调整之建构区块,其中各建构区块具有类似的电路拓朴,含有:至少一第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对,而该第一系列的互异电晶体组对连接至一接地源,该第三系列的互异电晶体组对连接至一电力源,而该第二系列的互异电晶体组对连接于间,其方式是如标准CMOS电路者;第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对之每一者经供置以一电性等同通道几何性(EECG)数値,此値系定义为各电晶体组对之通道宽度与通道长度间的比値,其中至少该第三系列的互异电晶体组对之其一组对的EECG値,会被选定为与该第三系列的互异电晶体组对之另一组对的EECG値相异;及第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对之每一者进一步被指配以一公用因数値(CF),此値系定义为个别电晶体组对各者的EECG値与该第三系列互异电晶体组对之另一组对的EECG値间之比値;及在该等复数个个别可调整之建构区块之每一者系藉如此方式调整,一直到从该等复数个个别可调整建构区块各者之第一系列互异电晶体组对、第二系列互异电晶体组对及第三系列互异电晶体组对各者中选出的至少一选定电晶体组对并不共享同一CF数値,以相较于具至少一从第一系列互异电晶体组对、第二系列互异电晶体组对及第三系列互异电晶体组对选出之选定电晶体组对之电子电路系统所产得之输出信号,分别地对于该等复数个个别可调整之建构区块各者共享相同的CF値者,达到具经改善特征之所欲输出信号。2.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征包含在系统层级处将造成一或更多建构区块互动的劣化效应最小化。3.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征更包含降低输出信号波纹水准。4.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征更包含降低输出信号闪动水准。5.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征更包含降低输出信号震荡水准。6.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征更包含提高输出信号动态范围。7.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征更包含提高输出信号线性度。8.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征更包含提高输出信号波型正确度。9.如申请专利范围第1项之电子电路系统,其中该输出信号的经改善特征更包含提高输出信号相位角度正确度。10.如申请专利范围第1项之电子电路系统,其中该电子电路系统系从如下群组选出,此群组基本上包含除法器、应用特定性逻辑电路、数位滤波器、相位侦测器、频率侦测器、频率合成器、锁相回路、数位转类比快闪转换器、类比转数位快闪转换器以及多阶式放大器。11.一种用于电子电路系统之建构区块电路,该电子电路系统可按标准CMOS IC晶圆制程所制得,并供以进行达10 Gbit/sec资料速率之高速资料传输,其中至少包含:至少一第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对,而该第一系列的互异电晶体组对连接至一接地源,该第三系列的互异电晶体组对连接至一电力源,而该第二系列的互异电晶体组对连接于间,其方式是如标准CMOS电路者;及第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对之每一者经供置以一电性等同通道几何性(EECG)数値,此値系定义为各电晶体组对之通道宽度与通道长度间的比値,其中至少该第三系列的互异电晶体组对之其一组对的EECG値,会被选定为与该第三系列的互异电晶体组对之另一组对的EECG値相异。12.一种制造一高速资料通讯之电子电路系统的方法,该电子电路系统可按标准CMOS IC晶圆制程制得,并供以进行达10 Gbit/sec资料速率之高速资料传输,其中至少包含如下步骤:提供复数个个别可调整之建构区块,其中各建构区块具有类似的电路拓朴,该者含有至少一第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对,而该第一系列的互异电晶体组对连接至一接地源,该第三系列的互异电晶体组对连接至一电力源,而该第二系列的互异电晶体组对连接于间,其方式是如标准CMOS电路者;对第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对各者,识别出一电性等同通道几何性(EECG)数値,此値系定义为各电晶体组对之通道宽度与通道长度间的比値,其中至少该第三系列的互异电晶体组对之其一组对的EECG値,会被选定为与该第三系列的互异电晶体组对之另一组对的EECG値相异;对于第一系列的互异电晶体组对、第二系列的互异电晶体组对及第三系列的互异电晶体组对各者,指配一公用因数値(CF),此値系定义为个别电晶体组对各者的EECG値与该第三系列互异电晶体组对之另一组对的EECG値间比値;及对该等复数个个别可调整之建构区块各者调整其CF値,一直到从该等复数个个别可调整建构区块各者之第一系列互异电晶体组对、第二系列互异电晶体组对及第三系列互异电晶体组对各者中选出的至少一选定电晶体组对并不共享同一CF数値,以相较于具至少一从第一系列互异电晶体组对、第二系列互异电晶体组对及第三系列互异电晶体组对选出之选定电晶体组对的电子电路系统所产得之输出信号,分别地对于该等复数个个别可调整之建构区块各者共享相同的CF値者,达到具经改善特征之所欲输出信号。13.如申请专利范围第12项之方法,其中该输出信号的经改善特征包含在系统层级处将造成一或更多建构区块互动的劣化效应最小化。14.如申请专利范围第12项之方法,其中该输出信号的经改善特征更包含降低输出信号波纹水准。15.如申请专利范围第12项之方法,其中该输出信号的经改善特征更包含降低输出信号闪动水准。16.如申请专利范围第12项之方法,其中该输出信号的经改善特征更包含降低输出信号震荡水准。17.如申请专利范围第12项之方法,其中该输出信号的经改善特征更包含提高输出信号动态范围。18.如申请专利范围第12项之方法,其中该输出信号的经改善特征更包含提高输出信号线性度。19.如申请专利范围第12项之方法,其中该输出信号的经改善特征更包含提高输出信号波型正确度。20.如申请专利范围第12项之方法,其中该输出信号的经改善特征更包含提高输出信号相位角度正确度。21.如申请专利范围第12项之方法,其中该电子电路系统系从如下群组选出,此群组基本上包含除法器、应用特定性逻辑电路、数位滤波器、相位侦测器、频率侦测器、频率合成器、锁相回路、数位转类比快闪转换器、类比转数位快闪转换器以及多阶式放大器。图式简单说明:第1图显示具模式切换之除以2除法器的典型电路架构;第2A图显示如图1之除以2除法器的逻辑功能性区块表现图式;第2B图系利用如图1除以2除法器之除以16除法器的逻辑功能性区块图;第3A图比较在如第2B图里除以16除法器的除以2除法器之第一建构区块典型实作与本发明间的输出信号波纹;第3B图比较在如第2B图里除以16除法器的除以2除法器之第二建构区块典型实作与本发明间的输出信号波纹;第3C图比较在如第2B图里除以16除法器的除以2除法器之第三建构区块典型实作与本发明间的输出信号波纹;第3D图比较在如第2B图里除以16除法器的除以2除法器之第四建构区块典型实作与本发明间的输出信号波纹;第4图显示一MS-DFF具电流模式切换功能的典型电路架构;第5A图显示一如第4图之MS-DFF的逻辑功能性区块表现;第5B图系典型BBPD之逻辑功能性区块图,此者利用如第5图之MS-DFF作为其逻辑建构区块;以及第6A图与第6B图比较如第5B图内BBPD之典型实作与本发明间的输出信号波纹。