| 主权项 |
1.一种具有多个资料输入缓冲电路之半导体记忆体装置,该半导体记忆体装置包括:一程式登录器,用于启动一输出讯号之,以回应来自外界之定址及指令输入;一输入缓冲控制电路,用于启动多个资料输入缓冲电路,以回应程式登录器之输出讯号;及一晶片选择电路,其用于当多个资料输入缓冲电路的至少一个输出讯号是在第一逻辑状态下时启动一预定电路。2.如申请专利范围第1项之半导体记忆体装置,其中该预定电路为一故障侦测及修复电路。3.如申请专利范围第1项之半导体记忆体装置,其中该输入缓冲控制电路系启动多个资料输入缓冲电路叫回应指示半导体记忆体装置正常操作的控制讯号。4.如申请专利范围第1项之半导体记忆体装置,其中该第一逻辑状态为逻辑"高"。5.如申请专利范围第1项之半导体记忆体装置,其中该输入缓冲控制电路包括一反或(NOR)闸,用于接收程式登录器之输出讯号及一指示该半导体记忆体装置正常操作的控制讯号,以及产生一输出讯号,并将该输出讯号外加至该等多个资料输入缓冲电路。6.如申请专利范围第1项之半导体记忆体装置,其中该晶片选择电路包括一反或(NOR)闸,用于接受多个资料输入缓冲电路之输出讯号,产生一输出讯号,并将该输出讯号外加至该预定电路。7.一种产生晶片选择讯号之方法,该讯号用于启动具有多个资料缓冲电路之半导体记忆体装置中的预定电路,该方法包括:产生一第一控制讯号,以回应来自半导体记忆体装置外界之定址及指令输入;产生一用于启动多个资料输入缓冲电路之第二控制讯号,以回应第一控制讯号;以及当多个资料输入缓冲电路的至少一个输出讯号是在第一逻辑状态下时,产生一用于启动预定电路之晶片选择讯号。8.如申请专利范围第7项之方法,其中该预定电路是一故障侦测及修复电路。9.如申请专利范围第7项之方法,其中该第一逻辑状态为逻辑"高"。10.一种半导体记忆体装置,其包括:一产生输出讯号之程式登录器,以回应至少一个输入;一产生缓冲启动讯号之输入缓冲控制电路,以回应程式登录器之输出讯号;多个接受缓冲启动讯号之资料输入缓冲电路,该缓冲启动讯号系选择至少一个资料输入缓冲电路以产生缓冲输出讯号;一晶片选择电路,当至少一个缓冲输出讯号是在第一逻辑状态下时以启动故障侦测及修复电路。11.如申请专利范围第1项之半导体记忆体装置,其中该输入缓冲控制电路系产生缓冲启动讯号以回应指示半导体记忆体装置正常操作的控制讯号。12.如申请专利范围第1项之半导体记忆体装置,其中该第一逻辑状态为逻辑"高"。13.如申请专利范围第1项之半导体记忆体装置,其中该输入缓冲控制电路含有一反或(NOR)闸以:接受该输出讯号及一指示半导体记忆体装置之正常操作的控制讯号;产生一缓冲启动讯号;以及施加该缓冲启动讯号至该等多个资料输入缓冲电路。14.如申请专利范围第1项之半导体记忆体装置,其中晶片选择电路含有一反或(NOR)闸以:接受缓冲输出讯号;产生一晶片选择输出讯号;以及施加该晶片选择输出讯号至该预定电路。图式简单说明:图1为根据本发明之一具体实施例之半导体记忆体装置具体实施例方块图;图2为输入缓冲控制电路之电路图具体实施例。图3为晶片选择电路之电路图具体实施例。图4为一系统之具体实施例图,其具有根据本发明之半导体记忆体装置。图5为一根据本发明之半导体记忆体装置之操作具体实施例时间图。 |
