| 主权项 |
1.一种移位暂存电路,适用于根据一第一时脉信号、第二时脉信号、以及一输入时脉而输出一移位暂存信号,包括:一输入电路,用以接收上述输入时脉,当上述输入时脉为高位准时,则输出一高位准输入信号;一位准移位电路,耦接于上述输入电路,包括:一第一PMOS电晶体,具有一第一闸极、一第一汲极以及一第一源极,其中上述第一源极耦接于一第一电压(VDD);一第二PMOS电晶体,具有一第二闸极、一第二汲极以及一第二源极,其中上述第二闸极耦接于上述第一汲极,上述第二汲极耦接于上述第一闸极,上述第二源极耦接于上述第一电压(VDD);一第一NMOS电晶体,具有一第三闸极、一第三汲极以及一第三源极,其中上述第三闸极耦接于上述第一闸极,上述第三汲极耦接于上述第一汲极,上述第三源极耦接于一反相输入端;一第二NMOS电晶体,具有一第四闸极、一第四汲极以及一第四源极,其中上述第四闸极耦接于上述第二闸极,上述第四汲极耦接于上述第二汲极,上述第四源极耦接于一输入端;一第三NMOS电晶体,具有一第五闸极、一第五汲极以及一第五源极,其中上述第五闸极耦接于上述第四源极,上述第五汲极耦接于上述第一源极及一输出端,上述第五源极耦接于一第二电压(VSS);一第四NMOS电晶体,具有一第六闸极、一第六汲极以及一第六源极,其中上述第六闸极耦接于上述第三源极,上述第六汲极耦接于上述第二汲极以及上述输入电路,上述第六源极耦接于上述第二电压(VSS);一第五NMOS电晶体,具有一第七闸极、一第七汲极以及一第七源极,其中上述第七闸极耦接于上述输入电路,上述第七汲极耦接于上述第三源极,上述第七源极耦接于上述第二电压(VSS);一第六NMOS电晶体,具有一第八闸极、一第八汲极以及一第八源极,其中上述第八闸极耦接于上述输入电路,上述第八汲极耦接于上述第四源极,上述第八源极耦接于上述第二电压(VSS);以及一输出电路,耦接于上述输出端,并输出上述移位暂存信号。2.如申请专利范围第1项所述之移位暂存电路,其中上述输入电路包括:一第三PMOS电晶体,具有一第九闸极、一第九汲极以及一第九源极,其中上述第九闸极耦接于上述第二闸极,上述第九源极耦接于上述第一电压(VDD);一第四PMOS电晶体,具有一第十闸极、一第十汲极以及一第十源极,其中上述第十闸极耦接于上述输入时脉,上述第十源极耦接于上述第九汲极;一第七NMOS电晶体,具有一第十一闸极、一第十一汲极以及一第十一源极,其中上述第十一闸极耦接于上述第九闸极,上述第十一汲极耦接于上述第十汲极,上述第十一源极耦接于上述第二电压(VSS);一第八NMOS电晶体,具有一第十二闸极、一第十二汲极以及一第十二源极,其中上述第十二闸极耦接于上述输入时脉,上述第十二汲极耦接于上述第十汲极,上述第十二源极耦接于上述第二电压(VSS);以及一第一反相逻辑闸,耦接于上述第一电压(VDD)以及第二电压(VSS)之间,上述第一反相逻辑闸之输入端系耦接于上述第十汲极,而其输出端系耦接于上述第七闸极及第八闸极。3.如申请专利范围第1项所述之移位暂存电路,更包括一重置电路,耦接于上述第一闸极以及第二汲极,用以提供上述第一电压(VDD)。4.一种移位暂存电路,适用于根据一第一时脉信号、第二时脉信号、以及一输入时脉而输出一移位暂存信号,包括:一输入电路,用以接收上述输入时脉,当上述输入时脉为高位准时,则输出一高位准输入信号;一位准移位电路,耦接于上述输入电路,包括:一第一PMOS电晶体,具有一第一闸极、一第一汲极以及一第一源极,其中上述第一源极耦接于一第一电压(VDD);一第二PMOS电晶体,具有一第二闸极、一第二汲极以及一第二源极,其中上述第二闸极耦接于上述第一汲极,上述第二汲极耦接于上述第一闸极,上述第二源极耦接于上述第一电压(VDD);一第一反相逻辑闸,上述第一反相逻辑闸系耦接于上述第一汲极并具有一输出端;一第二反相逻辑闸,上述第二反相逻辑闸系耦接于上述第二汲极并具有一反相输出端,上述反相输出端系耦接于上述输入电路;一第一NMOS电晶体,具有一第三闸极、一第三汲极及一第三源极,上述第三汲极耦接至上述第一汲极,上述第三闸极耦接至上述输入电路,上述第三源极耦接至一第二电压(VSS);一第二NMOS电晶体,具有一第四闸极、一第四汲极及一第四源极,上述第四汲极耦接至上述第二汲极,上述第四闸极耦接至上述输入电路,上述第四源极耦接至上述第二电压(VSS);以及一输出电路,耦接于上述输出端,并输出上述移位暂存信号。5.如申请专利范围第4项所述之移位暂存电路,其中上述输入电路包括:一第三PMOS电晶体,具有一第五闸极、一第五汲极以及一第五源极,其中上述第五闸极耦接于上述第二闸极,上述第五源极耦接于上述第一电压(VDD);一第四PMOS电晶体,具有一第六闸极、一第六汲极以及一第六源极,其中上述第六闸极耦接于上述输入时脉,上述第六源极耦接于上述第五汲极;一第三NMOS电晶体,具有一第七闸极、一第七汲极以及一第七源极,其中上述第七闸极耦接于上述第五闸极,上述第七汲极耦接于上述第六汲极,上述第七源极耦接于上述第二电压(VSS);一第四NMOS电晶体,具有一第八闸极、一第八汲极以及一第八源极,其中上述第八闸极耦接于上述输入时脉,上述第八汲极耦接于上述第六汲极,上述第八源极耦接于上述第二电压(VSS);以及一第三反相逻辑闸,耦接于上述第一电压(VDD)以及第二电压(VSS)之间,上述第三反相逻辑闸之输入端系耦接于上述第八汲极,而其输出端系耦接于上述第五闸极及第六闸极。6.如申请专利范围第4项所述之移位暂存电路,更包括一重置电路,耦接于上述第一闸极以及第二汲极,用以提供上述第一电压(VDD)。7.一种移位暂存电路,适用于根据一第一时脉信号、第二时脉信号、以及一输入时脉而输出一移位暂存信号,包括:一输入电路,用以接收上述输入时脉,当上述输入时脉为高位准时,则输出一高位准输入信号;一位平移位电路,耦接于上述输入电路,包括:一第一PMOS电晶体,具有一第一闸极、一第一汲极以及一第一源极,其中上述第一源极耦接于一第一电压(VDD);一第二PMOS电晶体,具有一第二闸极、一第二汲极以及一第二源极,其中上述第二闸极耦接于上述第一汲极,上述第二汲极耦接于上述第一闸极,上述第二源极耦接于上述第一电压(VDD);一第一反相逻辑闸,上述第一反相逻辑闸系耦接于上述第一汲极并具有一输出端;一第二反相逻辑闸,上述第二反相逻辑闸系耦接于上述第二汲极并具有一反相输出端;一第一NMOS电晶体具有一第三闸极、一第三汲极及一第三源极,上述第三闸极耦接至上述第一电压(VDD),上述第三汲极耦接至上述第一汲极;一第二NMOS电晶体,具有一第四闸极、一第四汲极及一第四源极,上述第四闸极耦接至上述第一电压(VDD),上述第四汲极耦接至上述第二汲极;一第三NMOS电晶体,具有一第五闸极、一第五汲极及一第五源极,上述第五汲极耦接至上述第三源极,上述第五源极耦接至一第二电压(VSS);一第四NMOS电晶体,具有一第六闸极、一第六汲极及一第六源极,上述第六汲极耦接至上述第四源极,上述第六源极耦接至上述第二电压(VSS);以及一输出电路,耦接于上述输出端,并输出上述移位暂存信号。8.如申请专利范围第7项所述之移位暂存电路,其中上述输入电路包括:一第三PMOS电晶体,具有一第七闸极、一第七汲极以及一第七源极,其中上述第七闸极耦接于上述第二闸极,上述第七源极耦接于上述第一电压(VDD);一第四PMOS电晶体,具有一第八闸极、一第八汲极以及一第八源极,其中上述第八闸极耦接于上述输入时脉,上述第八源极耦接于上述第七汲极;一第五NMOS电晶体,具有一第九闸极、一第九汲极以及一第九源极,其中上述第九闸极耦接于上述第七闸极,上述第九汲极耦接于上述第八汲极,上述第九源极耦接于上述第二电压(VSS);一第六NMOS电晶体,具有一第十闸极、一第十汲极以及一第十源极,其中上述第十闸极耦接于上述输入时脉,上述第十汲极耦接于上述第八汲极,上述第十源极耦接于上述第二电压(VSS);以及一第三反相逻辑闸,耦接于上述第一电压(VDD)以及第二电压(VSS)之间,上述第三反相逻辑闸之输入端系耦接于上述第八汲极,而其输出端系耦接于上述第五闸极及第六闸极。9.如申请专利范围第7项所述之移位暂存电路,更包括一重置电路,耦接于上述第一闸极以及第二汲极,用以提供上述第一电压(VDD)。10.如申请专利范围第7项所述之移位暂存电路,更包括一第七NMOS电晶体,其闸极耦接于上述输入电路、其汲极耦接于上述第一电压(VDD),且其源极耦接于第三闸极与第四闸极之连接点。11.一种移位暂存电路,适用于根据一第一时脉信号、第二时脉信号、以及一输入时脉而输出一移位暂存信号,包括:一输入电路,用以接收上述输入时脉,当上述输入时脉为高位准时,则输出一高位准输入信号;一位准移位电路,耦接于上述输入电路,包括:一第一PMOS电晶体,具有一第一闸极、一第一汲极以及一第一源极,其中上述第一源极耦接于一第一电压(VDD);一第二PMOS电晶体,具有一第二闸极、一第二汲极以及一第二源极,其中上述第二源极耦接于上述第一电压(VDD);一第一反相逻辑闸,上述第二反相逻辑闸系耦接于上述第一汲极并具有一输出端;一第二反相逻辑闸,上述第二反相逻辑闸系耦接于上述第二汲极并具有一反相输出端;一第一NMOS电晶体具有一第三闸极、一第三汲极及一第三源极,上述第三闸极耦接至上述第一电压(VDD),上述第三汲极耦接至上述第一汲极;一第二NMOS电晶体,具有一第四闸极、一第四汲极及一第四源极,上述第四闸极耦接至上述第一电压(VDD),上述第四汲极耦接至上述第二汲极;一第三NMOS电晶体,具有一第五闸极、一第五汲极及一第五源极,上述第五汲极耦接至上述第一闸极及第四源极,上述第五闸极耦接至上述输入电路,上述第五源极耦接至一第二电压(VSS);一第四NMOS电晶体,具有一第六闸极、一第六汲极及一第六源极,上述第六汲极耦接至上述第二闸极及第三源极,上述第六闸极耦接至上述输入电路,上述第六源极耦接至上述第二电压(VSS);以及一输出电路,耦接于上述输出端,并输出上述移位暂存信号。12.如申请专利范围第11项所述之移位暂存电路,其中上述输入电路包括:一第三PMOS电晶体,具有一第七闸极、一第七汲极以及一第七源极,其中上述第七闸极耦接于上述第二闸极,上述第七源极耦接于上述第一电压(VDD);一第四PMOS电晶体,具有一第八闸极、一第八汲极以及一第八源极,其中上述第八闸极耦接于上述输入时脉,上述第八源极耦接于上述第七汲极;一第五NMOS电晶体,具有一第九闸极、一第九汲极以及一第九源极,其中上述第九闸极耦接于上述第七闸极,上述第九汲极耦接于上述第八汲极,上述第九源极耦接于上述第二电压(VSS);一第六NMOS电晶体,具有一第十闸极、一第十汲极以及一第十源极,其中上述第十闸极耦接于上述输入时脉,上述第十汲极耦接于上述第八汲极,上述第十源极耦接于上述第二电压(VSS);以及一第三反相逻辑闸,耦接于上述第一电压(VDD)以及第二电压(VSS)之间,上述第三反相逻辑闸之输入端系耦接于上述第八汲极,而其输出端系耦接于上述第五闸极及第六闸极。13.如申请专利范围第11项所述之移位暂存电路,更包括一重置电路,耦接于上述第二汲极以及上述第二反相逻辑闸,用以提供上述第一电压(VDD)。14.如申请专利范围第11项所述之移位暂存电路,更包括一第七NMOS电晶体,其闸极耦接于上述输入电路、其汲极耦接于上述第一电压(VDD),且其源极耦接于第三闸极与第四闸极之连接点。图式简单说明:第1图系显示根据本发明第一实施例所述之移位暂存电路之电路图。第2图系显示根据本发明第一实施例所述之单级移位暂存电路之模拟时序图。第3图系显示根据本发明第一实施例所述之六级移位暂存电路之方块图。第4图系显示根据本发明第一实施例所述之多级移位暂存电路之模拟时序图。第5图系显示根据本发明第二实施例所述之移位暂存电路之电路图。第6图系显示根据本发明第二实施例所述之单级移位暂存电路之模拟时序图。第7图系显示根据本发明第三实施例所述之移位暂存电路之电路图。第8图系显示根据本发明第三实施例所述之单级移位暂存电路之模拟时序图。第9图系显示根据本发明第四实施例所述之移位暂存电路之电路图。第10图系显示根据本发明第四实施例所述之单级移位暂存电路之模拟时序图。第11图系显示根据本发明第二实施例、第三实施例、及第四实施例所述之六级移位暂存电路之方块图。第12图系显示根据本发明第二实施例、第三实施例、及第四实施例所述之多级移位暂存电路之模拟时序图。第13图系显示根据本发明第五实施例所述之移位暂存电路之电路图。第14图系显示根据本发明第五实施例所述之单级移位暂存电路之模拟时序图。第15图系显示根据本发明实施例所述之六级移位暂存电路之方块图。第16图系显示根据本发明第五实施例所述之多级移位暂存电路之模拟时序图。第17图系显示根据本发明第六实施例所述之移位暂存电路之电路图。第18图系显示根据本发明第六实施例所述之移位暂存电路之模拟时序图。 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