| 主权项 |
1.一种半导体记忆体装置,包括有:多数个记忆体组块,每一记忆体组块是互相独立被更新;m(m>1)个资料接脚,每一资料接脚连续地接收或输出n(n>1)个资料单元;一转换器电路,对上述每一资料接脚之资料在并列资料与串列资料之间进行转换;mn条资料滙流排线,该n个资料单元相应于每一上述m资料接脚被平行地扩充;m条位址选择线,相应于该m个别资料接脚被连接至上述记忆体组块的m个别资料组块,及被同时作动,任一上述位址选择线之作动连接上述资料滙流排线至该m个别组块之一相应的一组块及产生该n资料单元被输入/输出至/由该m个别组块之相应的一组块;及一奇偶资料比较电路,执行在由相应于该m个别资料接脚之该m个别组块所读取出的的m资料单元与由一奇偶用记忆体组块所读取之一奇偶位元之一奇偶核对,上述奇偶核对相应于每一该n资料单元被分别执行。2.如申请专利范围第1项所述之半导体记忆体装置,更包括有一遮蔽电路,其在一资料写入时间时相应于所有的上述m资料接脚来遮蔽该n资料单元中的一特定一个资料单元。3.如申请专利范围第1项所述之半导体记忆体装置,其中如果一奇偶错误被侦测出时,该奇偶资料比较电路反转及藉此校正来自正在被更新的一记忆体组块所读取出的资料。4.如申请专利范围第1项所述之半导体记忆体装置,更包括有一奇偶产生电路,其在资料写入时相应于每一个该n资料单元产生相应于上述m资料接脚之m资料单元之奇偶位元。5.如申请专利范围第1项所述之半导体记忆体装置,更包括有在压测试期间压缩来自每一个该m组块所读取出的该n资料单元之电路。6.一种半导体记忆体装置,包括有:多数个记忆体组块,每一记忆体组块是互相独立被更新;m(m>1)个资料接脚,每一资料接脚连续地接收或输出n(n>1)个资料单元;一转换器电路,对上述每一资料接脚之资料在并列资料与串列资料之间进行转换;mn条资料滙流排线,该n个资料单元相应于每一上述m资料接脚被平行的扩充;n条位址选择线,相应于该m个别资料接脚被连接至上述记忆体组块的n个别资料组块,及被同时作动,任一上述位址选择线之作动连接上述资料滙流排线至该n个别组块之一相应的一组块及产生该n资料单元被输入/输出至/由该n个别组块之相应的一组块;一奇偶资料比较电路,执行在由相应于该m个别资料接脚之该m个别组块所读取出的的m资料单元与由一奇偶用记忆体组块所读取之一奇偶位元之一奇偶核对,上述奇偶核对相应于每一该n资料单元被分别执行;及一遮蔽电路,其在一资料写入时间时相应于所有的上述m资料接脚来遮蔽该n资料单元中的一特定一个资料单元。7.如申请专利范围第1项所述之半导体记忆体装置,其中如果一奇偶错误被侦测出时,该奇偶资料比较电路反转及藉此校正来自正在被更新的一记忆体组块所读取出的资料。8.如申请专利范围第1项所述之半导体记忆体装置,更包括有一奇偶产生电路,其在资料写入时相应于每一个m资料单元产生来自上述n资料接脚之奇偶位元。图式简单说明:第1A及1B图显示在当每一行线是与多数个DQ接脚相关时,如果一行线被作动,及当每一行线是与多数个DQ接脚相关时,如果多数条行线被作动之资料读取操作之图式;第2图显示根据本发明之一半导体记忆体装置之结构之一范例之方块图;第3图是显示第2图之一记忆体细胞阵列之一范例之电路图;第4图是显示相关于第3图之结构之资料写入操作之时脉图;第5图是显示关于第4图之操作的遮蔽一第一资料之操作之时脉图;第6图是显示如果一特定资料接脚遮蔽操作时该记忆体细胞阵列之结构之一范例之电路图;第7A及7B图显示一特定位元遮蔽操作及该记忆体阵列之一相应电路之说明图式;第8A及8B图显示一特定资料接脚遮蔽操作及该记忆体阵列之一相应电路之说明图式;第9图显示根据本发明之一记忆体核心及资料接脚之结构之一范例之电路图;第10图显示一奇偶产生电路之结构之一范例之电路图;第11图显示一选择器电路之结构之一范例之电路图;第12图是解释在一半导体记忆体装置之一测试操作时的资料压缩之图式;及第13A及13B图显示该资料压缩被完成的方法之时脉图。 |
