| 主权项 |
1.一种半导体装置,其特征为具备数个于半导体基板上之闸绝缘膜上所配置之具有闸极之电晶体的半导体装置,具备覆盖上述闸极和上述半导体基板之绝缘膜上,且与上述闸极以电气性接续的配线,和上述半导体基板上所形成、且无被做为电晶体配线的虚设电晶体、和将上述配线为电气性接续至上述虚设电晶体之源极/汲极区域的接续部。2.如申请专利范围第1项之半导体装置,其中,上述虚设电晶体之源极/汲极区域为小于上述电晶体的源极/汲极区域。3.如申请专利范围第1项之半导体装置,其中,位于上述绝缘膜上,且与上述闸极不同之另外的闸极电气性接续之另外的配线,为电气性接续至上述半导体基板上所形成的两极真空管。4.如申请专利范围第3项之半导体装置,其中,上述两极真空管之面积为小于井中设置用以采取电位之导体用之活性区域的面积。5.如申请专利范围第3项之半导体装置,其中,上述两极真空管为由(第二导电型不纯物区域/第一导电型井/第一导电型半导体基板)、(第一导电型不纯物区域/第二导电型井/第一导电型半导体基板)及(第二导电型井/第一导电型半导体基板)之任一者所构成。6.如申请专利范围第3项之半导体装置,其中,上述虚设电晶体及上述两极真空管之至少一者,其下方未设置底部井。7.如申请专利范围第3项之半导体装置,其中,上述配线,和上述半导体基板所设置之虚设电晶体之源极/汲极区域及两极真空管之任一者,与平面性察见其配线、和其虚设电晶体之源极/汲极区域及两极真空管之任一者两者以重叠的一个屏蔽导体予以接续。8.如申请专利范围第3项之半导体装置,其中,具备不同于上述闸极之另外的闸极、于上述绝缘层上所配置,且电气性接续至此另外的闸极的另外配线、和位于邻接此另外配线的邻近配线,且上述另外配线及上述邻近配线为均未与上述半导体基板所设置之电晶体及虚设电晶体之源极/汲极区域及两极真空管之任一者予以电气性接续。9.如申请专利范围第3项之半导体装置,其中,具备不同于上述闸极之另外的闸极、于上述绝缘层上所配置,且电气性接续至此另外的闸极的另外配线、和位于邻接此另外配线的邻近配线、且上述邻近配线为与上述半导体基板所设置之电晶体及虚设电晶体之源极/汲极区域及两极真空管之任一者予以电气性接续,且具有上述另外闸极的电晶体为于其下方,被底部井所包围,上述邻近配线所接续之上述电晶体及上述虚设电晶体之源极/汲极区域及上述两极真空管之任一者为于其下方,未被底部井所包围。10.如申请专利范围第3项之半导体装置,其中,具备不同于上述闸极之另外的闸极、于上述绝缘层上所配置,且电气性接续至此另外的闸极的另外配线、和位于邻接此另外配线的邻近配线,且上述另外配线为均未与上述半导体基板所设置之电晶体及虚设电晶体之源极/汲极区域及两极真空管之任一者予以电气性接续,上述邻近配线为与上述半导体基板所设置之电晶体及虚设电晶体之源极/汲极区域及两极真空管之任一者予以电气性接续,更且,上述另外配线与上述邻近配线之间隔为大于此半导体装置中的最小线宽。11.如申请专利范围第3项之半导体装置,其中,具备不同于上述闸极之另外的闸极、于上述绝缘层上所配置,且电气性接续至此另外的闸极的另外配线、和位于邻接此另外配线的邻近配线,且上述另外配线为均未与上述半导体基板所设置之电晶体及虚设电晶体之源极/汲极区域及两极真空管之任一者予以电气性接续,上述邻近配线为与上述半导体基板所设置之电晶体及虚设电晶体之源极/汲极区域及两极真空管之任一者予以电气性接续,更且,具有上述另外闸极的电晶体为于其下方被底部井所包围,上述邻近配线所接续之上述电晶体及上述虚设电晶体之源极/汲极区域及上述两极真空管之任一者为于其下方未被底部井所包围。12.一种半导体装置,其特征为包含具备半导体基板上之第一闸绝缘膜上所配置之具有第一闸极的第一电晶体、及于上述半导体基板上之第二闸绝缘膜上所配置之具有第二闸极之第二电晶体之配对环电晶体的半导体装置,其具备于覆盖上述第一及第二闸极和上述半导体基板之绝缘膜上所配置,且与上述第一闸极电气性接续的第一配线及与上述第二闸极电气性接续的第二配线,上述第一配线及上述第二配线为具有确保上述第一及第二电晶体特性之配对性的构造。13.一种半导体装置,其特征为具有具备半导体基板上之第一闸绝缘膜上所配置之具有第一闸极的第一电晶体、及于上述半导体基板上之第二闸绝缘膜上所配置之具有第二闸极之第二电晶体之配对环电晶体,与上述第一电晶体及上述第二电晶体上层所配置之机械性化学研磨(CMP:Chemical Mechanical Polishing)平均化用之虚设配线的半导体装置,上述虚设配线为均未与平面性察见之上述配对环电晶体之任一者重叠、或于第一电晶体及上述第二电晶体重叠部分为与上述第一电晶体和上述第二电晶体以同等地配置。14.一种半导体装置之制造方法,其特征为具备半导体基板上之闸绝缘膜上所配置之具有闸极之电晶体的半导体装置的制造方法,其为具备于上述半导体基板上形成无被做为电晶体配线之虚设电晶体的步骤、和于覆盖上述闸极和上述半导体基板之绝缘膜上所配置,且形成上述闸极与上述虚设电晶体之源极/汲极区域予以电气性接续之配线层的步骤,和使用电浆将上述配线层予以蚀刻形成配线图型之步骤。15.一种半导体装置之制造方法,其特征为具备有半导体基板上以配对配置,且于上述半导体基板上之第一闸绝缘膜上所配置之具有第一闸极的第一电晶体、及于上述半导体基板上之第二闸绝缘膜上所配置之具有第二闸极的第二电晶体之半导体装置的制造方法,其为于形成绝缘膜上所配置,且与上述第一闸极电气性接续的第一配线层、及与上述第二闸极电气性接续的第二配线层,且将上述第一配线层及第二配线层于电浆中予以蚀刻,形成第一配线及第二配线之步骤中,于上述第一配线层及第二配线层均未与上述半导体基板所形成之两极真空管及虚设电晶体之任一者予以电气性接续之情形中,令上述绝缘膜上之配线、与通道区域所决定之天线比,于上述第一电晶体及第二电晶体中为同等,于上述第一配线层及第二配线层与上述两极真空管及上述虚设电晶体之任一者予以电气性接续之情形中,无上述天线比之规范下形成上述配线。图式简单说明:图1为示出本发明实施形态1之半导体装置的剖面图。图2为示出本发明实施形态2之半导体装置的剖面图。图3为示出本发明实施形态3之半导体装置的剖面图。图4为示出本发明实施形态4之半导体装置的剖面图。图5为示出本发明实施形态5之半导体装置的俯视图。图6为示出本发明实施形态6之半导体装置的示意图。图7为示出本发明实施形态7之半导体装置中,CMP平均用虚设配线于二个电晶体上同等配置之构成的剖面图。图8为示出本发明实施形态7之半导体装置中,CMP平均用虚设配线未配置于二个电晶体上之构成的剖面图。图9为示出本发明实施形态8之半导体装置中,CMP平均用虚设配线于二个配对环电阻元件上同等配置之构成的俯视图。图10为示出本发明实施形态8之半导体装置中,CMP平均用虚设配线未配置于二个配对环电阻元件上之构成的俯视图。图11为示出包含配对环电晶体之差动电路的电路图。 |
