| 主权项 |
1.一种同步半导体记忆装置,具有一状态控制电路用于设定操作状态,一位址缓冲器用于缓冲一输入位址,及一模式暂存器用于设定操作模式,以回应该状态控制电路的一输出信号及该位址缓冲器的位址,进一步包括:一频率资讯产生电路,用于侦测及输出时脉信号的频率资讯回应该状态控制电路的输出信号及该位址缓冲器的位址;及一驱动电路,用于根据该状态控制电路的输出信号,该模式暂存器的输出信号,及该频率资讯产生电路的频率资讯启动一字元线。2.如申请专利范围第1项之记忆装置,其中该驱动电路包括:一丛发长度控制电路,用于利用频率资讯产生电路的频率资讯产生一丛发长度结束命令信号回应状态控制电路及模式暂存器的输出信号;一自动预充电操作控制电路,用于产生一自动预充电操作命令信号,以回应该丛发控制电路的丛发结束命令信号及该状态控制电路的输出信号;及一列控制电路,用于启动一字元线;其中该丛发结束命令信号通知该丛发结束;及其中该自动预充电命令信号控制自动预充电。3.如申请专利范围第2项之记忆装置,其中该丛发控制电路包括一丛发计数器,用于计算该时脉信号的时脉数及用于控制一时间点以产生该丛发结束命令信号。4.如申请专利范围第2项之记忆装置,其中该丛发控制电路包括一延迟电路,用于利用延迟该时脉信号延迟产生该丛发结束命令信号的时间点。5.如申请专利范围第2项之记忆装置,其中该丛发控制电路包括一脉冲宽度调整电路,用于利用调整该时脉信号的脉冲宽度来控制产生该丛发结束命令信号的时间点。6.如申请专利范围第1项之记忆装置,其中该频率资讯产生电路储存对应该时脉信号频率的频率资讯,及输出对应由该状态控制电路的输出信号控制的输入时脉信号的频率资讯。7.如申请专利范围第1项之记忆装置,其中该频率资讯产生电路侦测该时脉信号的频率,及输出对应该侦测结果的频率资讯。8.如申请专利范围第1项之记忆装置,其中该频率资讯产生电路包括复数个保险丝,熔断对应该时脉信号频率的保险丝,及输出保险丝熔断的资讯作为频率资讯。9.如申请专利范围第1项之记忆装置,其中该时脉信号为一外部时脉信号由一外部来源供应。10.如申请专利范围第1项之记忆装置,其中该时脉信号为一内部时脉信号由该外部时脉信号产生。图式简单说明:图1为一方块图显示根据本发明的同步半导体记忆装置的一较佳具体实施例;图2A为一时序图显示图1低频率时脉信号的操作;图2B为一时序图显示图1高频率时脉信号的操作;图3为一方块图显示根据本发明的同步半导体记忆装置的另外具体实施例;及图4为一方块图显示根据本发明的同步半导体记忆装置的其他具体实施例。 |
