| 主权项 |
1.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述n通道型MISFET上;导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜表面突出之突出部;电容绝缘膜,其系沿着前述导电层上部及突出部侧壁形成者;及上部电极,其系形成于前述电容绝缘膜上。2.如申请专利范围第1项之半导体积体电路装置,其中前述记忆胞除了前述一对n通道型MISFET之外,系以一对传送用n通道型MISFET及一对p通道型负载用MISFET为构成要素。3.如申请专利范围第1项之半导体积体电路装置,其中对前述上部电极供给电源电压。4.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交叉连接者;其包含:层间绝缘膜,其系形成于n通道型MISFET上;第1导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜表面突出之突出部;电容绝缘膜,其系沿着前述导电层上部及突出部侧壁形成者;上部电极,其系形成于前述电容绝缘膜上;及第2导电层,其系与p通道型MISFET之源极电性连接者,连接于前述上部电极及其侧壁。5.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交叉连接者;其包含:层间绝缘膜,其形成于n通道型MISFET上;第1导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜表面突出之突出部;第2导电层,其系形成于p通道型MISFET之源极上;电容绝缘膜,其系沿着前述第1导电层上部及突出部侧壁形成者,于前述第2导电层上具有开口部;上部电极,其系形成于前述电容绝缘膜及开口部上;及第3导体层,其系形成于前述上部电极上,与前述第2导电层电性连接。6.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述一对n通道型MISFET上;一对导电层,其系用以将前述一对n通道型MISFET之各闸极与汲极予以交叉连接者,各导电层系形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜突出之突出部;电容绝缘膜,其系沿着前述一对导电层上部及突出部侧壁而形成者,于一对导电层中之一方之导电层上具有开口部;及上部电极,其系形成于前述电容绝缘膜及开口部上。7.如申请专利范围第1项之半导体积体电路装置,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向前述上部电极系沿前述第1方向连结,而由配置于前述第2方向之各记忆胞分割。8.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述n通道型MISFET上;导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内;下部电极,其系形成于前述导电层上部;电容绝缘膜,其系形成于前述下部电极上部;及上部电极,其系形成于前述电容绝缘膜上。9.如申请专利范围第8项之半导体积体电路装置,其中前述下部电极之形成区域,系比前述导电层之形成区域大。10.如申请专利范围第8项之半导体积体电路装置,其中前述记忆胞除了前述一对n通道型MISFET之外,系以一对传送用n通道型MISFET及一对p通道型负载用MISFET为构成要素。11.如申请专利范围第8项之半导体积体电路装置,其中对前述上部电极供给电源电压。12.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交连接者;其包含:层间绝缘膜,其系形成于n通道型MISFET上;第1导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内;下部电极,其系形成于前述第1导电层上部;电容绝缘膜,其系形成于前述下部电极上部;上部电极,其系形成于前述电容绝缘膜上;及第2导体层,其系与p通道型MISFET之源极电性连接者,连接于前述上部电极及其侧壁。13.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交连接者;其包含:层间绝缘膜,其系形成于n通道型MISFET上;第1导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内;第2导电层,其系形成于p通道型MISFET之源极上;下部电极,其系形成于前述第1导电层上部;电容绝缘膜,其系形成于前述下部电极上部,于前述第2导电层上具有开口部;上部电极,其系形成于前述电容绝缘膜及开口部上;及第3导体层,其系形成于前述上部电极上,与前述第2导电层电性连接。14.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述一对n通道型MISFET上;一对导电层,其系用以将前述一对n通道型MISFET之各闸极与汲极予以交叉连接者,各导电层系形成于自前述闸极延伸至汲极为上之连接孔内;一对下部电极,其系形成于前述一对导电层之各导电层上;电容绝缘膜,其系形成于前述一对下部电极上部,于前述一对下部电极上具有开口部;及上部电极,其系形成于前述电容绝缘膜及开口部上。15.如申请专利范围第8项之半导体积体电路装置,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向前述上部电极系沿前述第1方向连结,而由配至于前述第2方向之各记忆胞分割。16.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述n通道型MISFET上;导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜表面突出之突出部;下部电极,其系沿着前述导电层上部及突出部侧壁而形成者;电容绝缘膜,其系形成于前述下部电极上部;及上部电极,其系形成于前述电容绝缘膜上。17.如申请专利范围第16项之半导体积体电路装置,其中前述下部电极之厚度,系比前述突出部之高度小。18.如申请专利范围第16项之半导体积体电路装置,其中前述下部电极之形成区域,系比前述导电层之形成区域大。19.如申请专利范围第16项之半导体积体电路装置,其中前述记忆胞除了前述一对n通道型MISFET之外,系以一对传送用n通道型MISFET及一对p通道型负载用MISFET为构成要素。20.如申请专利范围第16项之半导体积体电路装置,其中对前述上部电极供给电源电压。21.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交叉连接者;其包含:层间绝缘膜,其系形成于n通道型MISFET上;导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜表面突出之突出部;下部电极,其系形成于前述第1导电层上部;电容绝缘膜,其系形成于前述下部电极上部;上部电极,其系形成于前述电容绝缘膜上;及第2导体层(插头),其系与p通道型MISFET之源极电性连接者,连接于前述上部电极及其侧壁。22.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交叉连接者;其包含:层间绝缘膜,其系形成于n通道型MISFET上;第1导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜表面突出之突出部;第2导电层,其系形成于p通道型MISFET之源极上;下部电极,其系形成于前述第1导电层上部;电容绝缘膜,其系形成于前述下部电极上部,于前述第2导电层上具有开口部;上部电极,其系形成于前述电容绝缘膜及开口部上;及第3导体层,其系形成于前述上部电极上,与前述第2导电层电性连接。23.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述一对n通道型MISFET上;一对导电层,其系用以将前述一对n通道型MISFET之各闸极与汲极予以交叉连接者,各导电层系形成于自前述闸极延伸至汲极为止之连接孔内,具有自前述层间绝缘膜突出之突出部;一对下部电极,其系形成于前述一对导电层之各导电层上;电容绝缘膜,其系形成于前述一对下部电极上部,于前述一对下部电极上具有开口部;及上部电极,其系形成于前述电容绝缘膜及开口部上。24.如申请专利范围第16项之半导体积体电路装置,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向前述上部电极系沿前述第1方向连结,而由配置于前述第2方向之各记忆胞分割。25.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述n通道型MISFET上;导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,于其表面具有凹部;电容绝缘膜,其系形成于包含前述凹部内之前述导电部上部;及上部电极,其系形成于前述电容绝缘膜上。26.如申请专利范围第25项之半导体积体电路装置,其中前述电容绝缘膜之厚度,系比前述凹部之深度小。27.如申请专利范围第25项之半导体积体电路装置,其中前述记忆胞除了前述一对n通道型MISFET之外,系以一对传送用n通道型MISFET及一对p通道型负载用MISFET为构成要素。28.如申请专利范围第25项之半导体积体电路装置,其中对前述上部电极供给电源电压。29.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交叉连接者;其包含:层间绝缘膜,其系形成于n通道型MISFET上;第1导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,于其表面具有凹部;电容绝缘膜,其系形成于包含前述凹部之前述导电层上部;上部电极,其系形成于前述电容绝缘膜上;及第2导体层(插头),其系与p通道型MISFET之源极电性连接者,连接于前述上部电极及其侧壁。30.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞具有包含一对驱动用MISFET及一对负载用MISFET之一对反相器,及具有一对传送用MISFET,前述一对驱动用MISFET之各闸极与汲极系各相交叉连接者;其包含:层间绝缘膜,其系形成于n通道型MISFET上;第1导电层,其系用以连接前述闸极与汲极,形成于自前述闸极延伸至汲极为止之连接孔内,于其表面具有凹部;电容绝缘膜,其系形成于包含前述凹部之前述第1导电层上部,于前述第2导电层上具有开口部;上部电极,其系形成于前述电容绝缘膜及开口部上;及第3导体层,其系形成于前述上部电极上,与前述第2导电层电性连接。31.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述一对n通道型MISFET上;一对导电层,其系用以交叉连接前述一对n通道型MISFET之各闸极与汲极,该等导电层形成于自前述闸极延伸至汲极为止之连接孔内,于其表面具有凹部;电容绝缘膜,其系形成于包含前述凹部内之前述导电层上部,于前述一对下部电极上具有开口部;及上部电极,其系形成于前述电容绝缘膜及开口部上。32.如申请专利范围第25项之半导体积体电路装置,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向前述上部电极系沿前述第1方向连结,而由配置于前述第2方向之各记忆胞分割。33.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:形成前述n通道型MISFET;于前述n通道型MISFET上形成层间绝缘膜;形成连接孔,其系自前述n通道型MISFET之闸极延伸至汲极为止者;于包含前述连接孔内之前述层间绝缘膜上堆积导电性膜;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述连接孔内之导电层;进一步蚀刻所露出之前述层间绝缘膜表面,以使前述导电层侧壁上部露出;沿着前述导电层上部及露出之侧壁,形成电容绝缘膜;及于前述电容绝缘膜上形成上部电极。34.如申请专利范围第33项之半导体积体电路装置之制造方法,其中前述记忆胞系除了前述一对n通道型MISFET之外,以一对传送用前述n通道型MISFET及一对p通道型负载用MISFET为构成要素;前述导电层系延伸至前述一对p通道型负载用MISFET中之p通道型负载用MISFET之汲极上。35.如申请专利范围第33项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜与上部电极,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。36.如申请专利范围第33项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述电容绝缘膜形成后、上部电极形成前,选择性除去前述电容绝缘膜,以形成开口部;于包含前述开口部之前述层间绝缘膜上形成上部电极;于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜与上部电极,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。37.如申请专利范围第33项之半导体积体电路装置之制造方法,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向;前述上部电极系沿着前述第1方向连结,而由配置于前述第2方向上之各记忆胞分割。38.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:于前述一对n通道型MISFET上形成层间绝缘膜;形成第1连接孔,其系自前述一对n通道型MISFET中之一方之n通道型MISFET之闸极上延伸至另一方之n通道型MISFET之汲极为止者;及形成第2连接孔,其系自前述一对n通道型MISFET中之另一方之n通道型MISFET之闸极上延伸至一方之n通道型MISFET之汲极为止者;于包含前述第1及第2连接孔内之前述层间绝缘膜上堆积导电性膜;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述第1及第2连接孔内之第1及第2导电层;进一步蚀刻所露出之前述层间绝缘膜表面,以使前述第1及第2导电层侧壁上部露出;沿着前述第1及第2导电层上部及露出之侧壁,形成电容绝缘膜;及选择性除去前述第1导电层上之电容绝缘膜,以形成开口部;于包含前述开口部之前述电容绝缘膜上形成上部电极。39.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:形成前述n通道型MISFET;于前述n通道型MISFET上形成层间绝缘膜;形成连接孔,其系自前述一对n通道型MISFET中之一方之闸极上延伸至另一方之汲极为止者;于包含前述连接孔内之前述层间绝缘膜上堆积导电性膜;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述连接孔内之导电层;于前述导电层及层间绝缘膜上部,形成下部电极;于前述下部电极上,形成电容绝缘膜;及前述电容绝缘膜上形成上部电极。40.如申请专利范围第39项之半导体积体电路装置之制造方法,其中前述下部电极之形成区域系比前述导电层之形成区域大。41.如申请专利范围第39项之半导体积体电路装置之制造方法,其中前述记忆胞除了前述一对n通道型MISFET之外,以一对传送用前述n通道型MISFET及一对p通道型负载用MISFET为构成要素;前述导电层系延伸至前述一对p通道型负载用MISFET中之p通道型负载用MISFET之汲极上。42.如申请专利范围第39项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜与上部电极,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。43.如申请专利范围第39项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述电容绝缘膜形成后、上部电极形成前,选择性除去前述电容绝缘膜,以形成开口部;于包含前述开口部之前述层间绝缘膜上形成上部电极;于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜与上部电极,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。44.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:于前述一对n通道型MISFLT上形成层间绝缘膜;形成第1连接孔,其系自前述一对n通道型MISFET中之一方之n通道型MISFET之闸极上延伸至另一方之n通道型MISFET之汲极为止者;及形成第2连接孔,其系自前述一对n通道型MISFET中之另一方之n通道型MISFET之闸极上延伸至一方之n通道型MISFET之汲极为止者;于包含前述第1及第2连接孔内之前述层间绝缘膜上堆积导电性膜;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述第1及第2连接孔内之第1及第2导电层;于前述第1及第2导电层上部,各形成第1及第2下部电极;于前述第1及第2下部电极上,形成电容绝缘膜;选择性除去前述第1下部电极上之电容绝缘膜,以形成开口部;及于包含前述开口部之前述电容绝缘膜上形成上部电极。45.如申请专利范围第33项之半导体积体电路装置之制造方法,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向;前述上部电极系沿着前述第1方向连结,而由配置于前述第2方向上之各记忆胞分割。46.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:形成前述n通道型MISFET;于前述n通道型MISFET上形成层间绝缘膜;形成连接孔,其系自前述一对n通道型MISFET中一方之闸极延伸至另一方之汲极为止者;于包含前述连接孔内之前述层间绝缘膜上堆积导电性膜;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述连接孔内之导电层;进一步蚀刻所露出之前述层间绝缘膜表面,以使前述导电层侧壁上部露出;沿着前述导电层上部及露出之侧壁,形成下部电极;沿前述下部电极上形成电容绝缘膜;及于前述电容绝缘膜上形成上部电极。47.如申请专利范围第46项之半导体积体电路装置之制造方法,其中前述下部电极之厚度系比前述所露出之导电层之侧壁高度小。48.如申请专利范围第46项之半导体积体电路装置之制造方法,其中前述记忆胞除了前述一对n通道型MISFET之外,以一对传送用前述n通道型MISFET及一对p通道型负载用MISFET为构成要素;前述导电层系延伸至前述一对p通道型负载用MISFET中之p通道型负载用MISFET之汲极上。49.如申请专利范围第46项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜与上部电极,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。50.如申请专利范围第46项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述电容绝缘膜形成后、上部电极形成前,选择性除去前述电容绝缘膜,以形成开口部;于包含前述开口部之前述层间绝缘膜上形成上部电极;于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。51.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:于前述一对n通道型MISFET上形成层间绝缘膜;形成第1连接孔,其系自前述一对n通道型MISFET中之一方之n通道型MISFET之闸极上延伸至另一方之n通道型MISFET之汲极为止者;及形成第2连接孔,其系自前述一对n通道型MISFET中之另一方之n通道型MISFET之闸极上延伸至一方之n通道型MISFET之汲极为止者;于包含前述第1及第2连接孔内之前述层间绝缘膜上堆积导电性膜;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述第1及第2连接孔内之第1及第2导电层;进一步蚀刻所露出之前述层间绝缘膜表面,以使前述第1及第2导电层之侧壁上部露出;沿着前述第1及第2导电层之各上部及所露出之侧壁,形成第1及第2下部电极;于前述第1及第2下部电极上,形成电容绝缘膜;选择性除去前述第1导电层上之电容绝缘膜,以形成开口部;及于包含前述开口部之前述电容绝缘膜上形成上部电极。52.如申请专利范围第46项之半导体积体电路装置之制造方法,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向;前述上部电极系沿着前述第1方向连结,而由配置于前述第2方向上之各记忆胞分割。53.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:形成前述n通道型MISFET,于前述n通道型MISFET上形成层间绝缘膜;于包含前述连接孔内之前述层间绝缘膜上堆积导电性膜,该导电性膜之膜厚比前述连接孔之半径小;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述连接孔内且其上部有凹部之导电层;于前述导电层上部,形成电容绝缘膜;及于前述电容绝缘膜上形成上部电极。54.如申请专利范围第53项之半导体积体电路装置之制造方法,其中前述电容绝缘膜之厚度系比前述凹部之深度小。55.如申请专利范围第53项之半导体积体电路装置之制造方法,其中前述记忆胞除了前述一对n通道型MISFET之外,以一对传送用前述n通道型MISFET及一对p通道型负载用MISFET为构成要素;前述导电层系延伸至前述一对p通道型负载用MISFET中之p通道型负载用MISFET之汲极上。56.如申请专利范围第53项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜与上部电极,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。57.如申请专利范围第53项之半导体积体电路装置之制造方法,其中进一步包含以下步骤:于前述电容绝缘膜形成后、上部电极形成前,选择性除去前述电容绝缘膜,以形成开口部;于包含前述开口部之前述层间绝缘膜上形成上部电极;于前述上部电极上形成其他层间绝缘膜;选择性除去前述其他层间绝缘膜,以形成其他连接孔;及于前述其他连接孔内埋入导电材料。58.一种半导体积体电路装置之制造方法,其特征在于:其所制造之半导体积体电路装置系具有记忆胞,该记忆胞系闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;制造方法包含以下步骤:于前述一对n通道型MISFET上形成层间绝缘膜;形成第1连接孔,其系自前述一对n通道型MISFET中之一方之n通道型MISFET之闸极上延伸至另一方之n通道型MISFET之汲极为止者;及形成第2连接孔,其系自前述一对n通道型MISFET中之另一方之n通道型MISFET之闸极上延伸至一方之n通道型MISFET之汲极为止者;于包含前述第1及第2连接孔内之前述层间绝缘膜上堆积导电性膜,该导电性膜之膜厚比前述连接孔之半径小;研磨前述导电性膜直至前述层间绝缘膜之表面露出为止,以形成埋入于前述第1及第2连接孔内且各于其上部具有凹部之第1及第2导电层;于前述第1及第2导电层上部,各形成电容绝缘膜;选择性除去前述第1导电层上之电容绝缘膜,以形成开口部;及于包含前述开口部之前述电容绝缘膜上形成上部电极。59.如申请专利范围第53项之半导体积体电路装置之制造方法,其中前述半导体积体电路装置具有记忆胞阵列,其系将复数个前述记忆胞配置于第1方向及与其垂直之第2方向上,该第1方向系为于前述交叉连接部经由其他n通道型MISFET连接之配线所延伸之方向;前述上部电极系沿着前述第1方向连结,而由配置于前述第2方向上之各记忆胞分割。60.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对第1通道型MISFET为构成要素;其包含:一对导电层,其系隔着绝缘膜形成于前述一对第1通道型MISFET上,且其系以交叉连接前述一对第1通道型MISFET之各闸极与汲极之方式,将闸极与汲极电性连接;电容绝缘膜,其系形成于前述一对导电层中之至少一方之导电层上部,且不覆盖于另一方之导电层之一部分;及上部电极,其系隔着电容绝缘膜形成于前述一方之导电层上部,并与前述另一方之导电层电性连接;而前述一方之导电层系构成下部电极。61.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对第1通道型MISFET为构成要素;其包含:一对导电层,其系隔着绝缘膜形成于前述一对第1通道型MISFET上,且其系以交叉连接前述一对第1通道型MISFET之各闸极与汲极之方式,将闸极与汲极电性连接;下部电极,其系形成于前述一对导电层中之至少一方之导电层上;电容绝缘膜,其系形成于前述下部电极上部,且不覆盖于前述另一方之导电层之一部分;及上部电极,其系隔着电容绝缘膜形成于前述一方之导电层上部,并与前述另一方之导电层电性连接。62.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对第1通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述第1通道型MISFET上,其表面经平坦化;一对沟,其系形成于前述层间绝缘膜;一对导电层,其系埋入前述一对沟,且其系以交叉连接前述一对第1通道型MISFET之各闸极与汲极之方式,将闸极与汲极电性连接;电容绝缘膜,其系形成于前述一对导电层中之至少一方之导电层上部,且不覆盖于另一方之导电层之一部分;及上部电极,其系隔着电容绝缘膜形成于前述一方之导电层上部,并与前述另一方之导电层电性连接;而前述一方之导电层系构成下部电极。63.一种半导体积体电路装置,其特征在于:其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对第1通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述第1通道型MISFET上,其表面经平坦化;一对沟,其系形成于前述层间绝缘膜;一对导电层,其系埋入前述一对沟,且其系以交叉连接 前述一对第1通道型MISFET之各闸极与汲极之方式,将闸极与汲极电性连接;下部电极,其系形成于前述一对导电层中之至少一方之导电层上部;电容绝缘膜,其系形成于前述下部电极上部,且不覆盖于前述另一方之导电层之一部分;及上部电极,其系隔着电容绝缘膜形成于前述一方之导电层上部,并与前述另一方之导电层电性连接。64.一种半导体积体电路装置,其特征在于:其具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;其包含:一对导电层,其系隔着绝缘膜形成于前述一对第1及第2通道型MISFET上,一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,且另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;电容绝缘膜,其系形成于前述一对导电层中之至少一方之导电层上部,且不覆盖于另一方之导电层之一部分;及上部电极,其系隔着前述电容绝缘膜形成于前述一方之导电层上部,并与前述另一方之导电层电性连接;而前述一方之导电层系构成下部电极。65.如申请专利范围第61或63项之半导体积体电路装置,其中前述下部电极系具有比前述一方之导电层大之平面图案;前述上部电极系具有比前述下部电极大之平面图案。66.如申请专利范围第60.62.64项中任一项之半导体积体电路装置,其中前述上部电极系具有比前述一方之导电层大之平面图案。67.如申请专利范围第60至64项中任一项之半导体积体电路装置,其中前述第1通道型MISFET系为n通道型MISFET。68.如申请专利范围第60至64项中任一项之半导体积体电路装置,其中前述电容绝缘膜于其表面具有凹部;前述电容绝缘膜系形成于前述凹部上。69.如申请专利范围第60至64项中任一项之半导体积体电路装置,其中前述一对导电层具有自前述电容绝缘膜突出之突出部;前述上部电极系隔着形成于前述突出部侧壁之前述电容绝缘膜,沿前述突出部侧壁形成。70.一种半导体积体电路装置,其特征在于:其具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;其包含:层间绝缘膜,其系形成于前述一对第1及第2通道型MISFET上;一对沟,其系形成于前述层间绝缘膜,且一方系形成为延伸至构成一方之反相器之第1及第2通道型MISFET之汲极为止,另一方系形成为延伸至构成另一方之反相器之第1及第2通道型MISFET之汲极为止;一对导电层,其系埋入前述一对沟,且一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;电容绝缘膜,其系形成于前述一对导电层上部;及上部电极,其系形成于前述电容绝缘膜上。71.一种半导体积体电路装置,其特征在于:其具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;其包含:层间绝缘膜,其系形成于前述一对第1及第2通道型MISFET上;一对沟,其系形成于前述层间绝缘膜,且一方系形成为延伸至构成一方之反相器之第1及第2通道型MISFET之汲极为止,另一方系形成为延伸至构成另一方之反相器之第1及第2通道型MISFET之汲极为止;一对导电层,其系埋入前述一对沟,且一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;一对下部电极,其系形成于前述一对导电层上部;电容绝缘膜,其系形成于前述一对导电层上部;及上部电极,其系形成于前述电容绝缘膜上。72.一种半导体积体电路装置,其特征在于:其具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;其包含:层间绝缘膜,其系形成于前述一对第1及第2通道型MISFET上,其表面经平坦化;一对沟,其系形成于前述层间绝缘膜;一对导电层,其系埋入前述一对沟,且一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;电容绝缘膜,其系形成于前述一对导电层上部;及上部电极,其系隔着前述电容绝缘膜形成于前述一对导电层上部,且与前述一方及另一方之反相器之第1通道型MISFET之源极电性连接。73.一种半导体积体电路装置,其特征在于:其具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;其包含:层间绝缘膜,其系形成于前述一对第1及第2通道型MISFET上,其表面经平坦化;一对沟,其系形成于前述层间绝缘膜;一对导电层,其系埋入前述一对沟,且一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;一对下部电极,其系形成于前述一对导电层上部;电容绝缘膜,其系形成于前述一对导电层上部;及上部电极,其系隔着前述电容绝缘膜形成于前述一对导电层上部,且与前述一方及另一方之反相器之第1通道型MISFET之源极电性连接。74.如申请专利范围第71或73项之半导体积体电路装置,其中前述下部电极系判有比前述导电层大之平面图案;前述上部电极系具有比前述下部电极大之平面图案。75.如申请专利范围第70至72项中任一项之半导体积体电路装置,其中前述上部电极系具有比前述一对导电层大之平面图案。76.如申请专利范围第70至73项中任一项之半导体积体电路装置,其中前述电容绝缘膜系形成于前述凹部上。77.如申请专利范围第70至73项中任一项之半导体积体电路装置,其中前述第1通道型MISFET系为p通道型MISFET;前述第2通道型MISFET系为n通道型MISFET。78.如申请专利范围第70至73项中任一项之半导体积体电路装置,其中前述一对导电层具有自前述电容绝缘膜突出之突出部;前述电容绝缘膜系沿前述突出部侧壁形成;前述上部电极系隔着形成于前述突出部侧壁之前述电容绝缘膜,沿前述突出部侧壁形成。79.一种半导体积体电路装置制造方法,其特征在于:其所制造之半导体积体电路装置系具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;制造方法包含以下步骤:形成前述一对第1及第2通道型MISFET;于前述一对第1及第2通道型MISFET上,形成表面经平坦化之层间绝缘膜;于前述层间绝缘膜形成一对沟,其系一方系形成为延伸至构成一方之反相器之第1及第2通道型MISFET之汲极为止,且另一方系形成为延伸至构成另一方之反相器之第1及第2通道型MISFET之汲极为止;于前述一对沟内埋入一对导电层,其系一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,且另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;于一对导电层上部形成电容绝缘膜;及于前述电容绝缘膜上部形成上部电极。80.如申请专利范围第79项之半导体积体电路装置制造方法,其中进一步包含以下步骤:于前述导电层埋入步骤后,蚀刻前述层间绝缘膜,以使前述前述导电层侧壁上部露出为止;隔着前述电容绝缘膜,沿着前述导电层侧壁,形成前述上部电极。81.如申请专利范围第79或80项之半导体积体电路装置制造方法,其中前述上部电极于前述一对导电层中之至少一方之上部,具有比前述导电层大之平面图案,而得以覆盖于前述导电层。82.一种半导体积体电路装置制造方法,其特征在于:其所制造之半导体积体电路装置系具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;制造方法包含以下步骤:形成前述一对第1及第2通道型MISFET;于前述一对第1及第2通道型MISFET上,形成表面经平坦化之层间绝缘膜;于前述层间绝缘膜形成一对沟,其系一方系形成为延伸至构成一方之反相器之第1及第2通道型MISFET之汲极为止,且另一方系形成为延伸至构成另一方之反相器之第1及第2通道型MISFET之汲极为止;于前述一对沟内埋入一对导电层,其系一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,且另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;于前述一对导电层及层间绝缘膜上堆积第一导电性膜;对前述第一导电性膜进行图案化,于前述一对导电层中之至少一方之上部,以覆盖于前述导电层之方式,形成具有比前述导电层大之平面图案之下部电极;于前述下部电极上部,堆积电容绝缘膜;于前述一对导电层中之另一方上,除去前述电容绝缘膜;于前述电容绝缘膜及前述一对导电层上,堆积第二导电性膜;及对前述第二导电性膜进行图案化,以覆盖于前述下部电极之方式,形成具有比前述导电层大之平面图案且与前述一对导电层中之另一方电性连接之上部电极。83.一种半导体积体电路装置制造方法,其特征在于:其所制造之半导体积体电路装置系具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;制造方法包含以下步骤:形成前述一对第1及第2通道型MISFET;于前述一对第1及第2通道型MISFET上,形成表面经平坦化之层间绝缘膜;于前述层间绝缘膜形成一对沟,其系一方系形成为延伸至构成一方之反相器之第1及第2通道型MISFET之汲极为止,且另一方系形成为延伸至构成另一方之反相器之第1及第2通道型MISFET之汲极为止;于前述一对沟内埋入一对导电层,其系一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,且另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;于前述一对导电层及层间绝缘膜上,堆积第一导电性膜;对前述第一导电性膜进行图案化,于前述一对导电层上,以各覆盖于前述一对导电层之方式,形成具有比前述导电层大之平面图案之一对下部电极;于前述一对下部电极上部,堆积电容绝缘膜;于前述电容绝缘膜上,堆第二积导电性膜;及对前述第二导电性膜进行图案化,以覆盖于前述一对下部电极之方式,形成具有比前述导电层大之平面图案之上部电极。84.如申请专利范围第82或83项之半导体积体电路装置制造方法,其中进一步包含以下步骤:于前述导电层埋入步骤后,蚀刻前述层间绝缘膜,以使前述前述导电层侧壁上部露出为止;隔着前述电容绝缘膜,沿着前述导电层侧壁,形成前述上部电极。85.如申请专利范围第83项之半导体积体电路装置制造方法,其中前述上部电极系电性连接于前述第1通道型MISFET之源极区域。86.一种半导体积体电路装置,其特征在于:其具有包含一对第1通道型MISFET及一对第2通道型MISFET之一对反相器,且构成一方之反相器之第1及第2通道型MISFET之闸极系与构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,构成前述另一方之反相器之第1及第2通道型MISFET之闸极系与构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接;其包含:层间绝缘膜,其系形成于前述一对第1及第2通道型MISFET上;一对沟,其系形成于前述层间绝缘膜,且一方系形成为延伸至构成一方之反相器之第1及第2通道型MISFET之汲极为止,另一方系形成为延伸至构成上述另一方之反相器之第1及第2通道型MISFET之汲极为止;一对导电层,其系埋入前述一对沟,且一方系与构成一方之反相器之第1及第2通道型MISFET之闸极及构成另一方之反相器之第1及第2通道型MISFET之汲极电性连接,另一方系与构成前述另一方之反相器之第1及第2通道型MISFET之闸极及构成前述一方之反相器之第1及第2通道型MISFET之汲极电性连接,且具有较前述层间绝缘膜表面更为突出之突出部;电容绝缘膜,其系沿着前述突出部而形成,于前述一对导电层中之一方之导电层上具有开口部;及上部电极,其系形成于前述电容绝缘膜上及前述开口部。87.一种半导体积体电路装置,其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述一对n通道型MISFET上;一对导电层,其系电性连接于前述一对n通道型MISFET之各闸极与汲极;电容绝缘膜,其系形成于上述一对导电层上,其具有开口部于上述一对导电层中任意一方之导电层上;及上部电极,其系形成于前述电容绝缘膜及开口部上。88.一种半导体积体电路装置,其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述一对n通道型MISFET上;一对导电层,其系电性连接于前述一对n通道型MISFET之各闸极与汲极,各导电层系于在上述层间绝缘膜中形成之孔内所形成者;电容绝缘膜,其系形成于上述一对导电层上,其具有开口部于上述一对导电层中任意一方之导电层上;及上部电极,其系形成于前述电容绝缘膜及开口部上。89.一种半导体积体电路装置,其具有记忆胞,该记忆胞系以闸极与汲极各相交叉连接之一对n通道型MISFET为构成要素;其包含:层间绝缘膜,其系形成于前述一对n通道型MISFET上;一对导电层,其系电性连接于前述一对n通道型MISFET之各闸极与汲极,各导电层系于在上述层间绝缘膜中形成之孔内所形成者,其上部具有自上述层间绝缘膜表面突出之突出部;电容绝缘膜,其系形成于具有上述一对导电层之各突出部表面之上述层间绝缘膜上,其具有开口部于上述一对导电层中任意一方之导电层上;及上部电极,其系形成于前述电容绝缘膜及开口部上。90.如申请专利范围第87.88或89项之半导体积体电路装置,其中上述上部电极系覆盖上述一对导电层所形成者。图式简单说明:图1为本发明之实施形态1之SRAM之记忆胞的等效电路图。图2为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图3为表示本发明之实施形态1之SRAM制造方法之基板的要部平面图。图4为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图5为表示本发明之实施形态1之SRAM制造方法之基板的要部平面图。图6为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图7为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图8为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图9为表示本发明之实施形态1之SRAM制造方法之基板的要部平面图。图10为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图11为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图12为表示本发明之实施形态1之SRAM制造方法之基板的要部平面图。图13为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面图。图14为表示本发明之实施形态1之SRAM制造方法之基板的要部平面图。图15为表示本发明之实施形态1之SRAM制造方法之基板的要部剖面田。图16为表示本发明之实施形态1之SRAM制造方法之基板的要部平面图。图17为表示本发明之实施形态1之SRAM制造方法之基板的要部平面图。图18为用以说明本发明之效果之图。图19为表示本发明之实施形态2之SRAM制造方法之基板的要部剖面图。图20为表示本发明之实施形态2之SRAM制造方法之基板的要部平面图。图21为表示本发明之实施形态2之SRAM制造方法之基板的要部剖面图。图22为表示本发明之实施形态2之SRAM制造方法之基板的要部平面图。图23为表示本发明之实施形态3之SRAM制造方法之基板的要部剖面图。图24为表示本发明之实施形态3之SRAM制造方法之基板的要部剖面图。图25为表示本发明之实施形态4之SRAM制造方法之基板的要部剖面图。图26为表示本发明之实施形态4之SRAM制造方法之基板的要部剖面图。图27为表示本发明之实施形态5之SRAM制造方法之基板的要部剖面图。图28为表示本发明之实施形态5之SRAM制造方法之基板的要部剖面图。图29为表示本发明之实施形态5之SRAM制造方法之基板的要部平面图。图30为表示本发明之实施形态5之SRAM制造方法之基板的要部剖面图。图31为表示本发明之实施形态5之SRAM制造方法之基板的要部平面图。图32为表示本发明之实施形态5之SRAM制造方法之基板的要部剖面图。图33为本发明之实施形态6之SRAM之记忆胞配置图。图34为本发明之实施形态6之SRAM之记忆胞阵列配置图。图35为表示本发明之实施形态6之SRAM制造方法之基板的要部平面图。图36为表示本发明之实施形态7之SRAM制造方法之基板的要部剖面图。图37为表示本发明之实施形态7之SRAM制造方法之基板的要部剖面图。图38为表示本发明之实施形态7之SRAM制造方法之基板的要部平面图。图39为表示本发明之实施形态7之SRAM制造方法之基板的要部剖面图。图40为表示本发明之实施形态7之SRAM制造方法之基板的要部平面图。图41为表示本发明之实施形态7之SRAM制造方法之基板的要部剖面图。图42为表示本发明之实施形态7之SRAM制造方法之基板的要部平面图。图43为表示本发明之实施形态7之SRAM制造方法之基板的要部剖面图。图44为表示本发明之实施形态7之SRAM制造方法之基板的要部平面图。图45为表示本发明之实施形态7之SRAM制造方法之基板的要部剖面图。图46为表示本发明之实施形态7之SRAM制造方法之基板的要部平面图。图47为用以说明本发明之效果之图。图48为用以说明本发明之课题之图。 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