| 主权项 |
1.一种制造一积体电路之方法,其包括以下步骤:(a)形成一隐埋层(例如:105)于一第一(例如:110或100)与第二(例如:110或100)已掺杂层之间,其中该隐埋层(例如:105)具有一大于该第一(例如:110或100)与第二(例如:110或100)层之掺杂浓度;以及(b)形成一导电层(例如:130)于该隐埋层(例如:105)上方,该隐埋层(例如105)与该导电层(例如:130)形成一电感器。2.如申请专利范围第1项所述之方法,更包括藉由改变该隐埋层(例如:105)之掺杂浓度,以调整该电感器之品质因数Q。3.如申请专利范围第1项所述之方法,更包括提供具有0.5微米以上厚度X之电感器。4.如申请专利范围第1项所述之方法,其中该隐埋层(例如:105)具有一大于或等于11018cm-3之峰値掺杂浓度。5.如申请专利范围第1项所述之方法,其中该第一(例如:110或100)与第二(例如:110或100)层之掺杂浓度小于11016cm-3。6.一种积体电路,其包括:(a)一隐埋层(例如:105),其位于一第一(例如:110或100)与第二(例如:110或100)已掺杂层之间,其中该隐埋层(例如:105)具有一大于该第一(例如:110或100)与第二(例如:110或100)层之掺杂浓度;以及(b)一电感器,其位于该隐埋层(例如:105)之上方该隐埋层(例如:105)形成该电感器之一部分。7.如申请专利范围第6项所述之积体电路,其中该电感器具有一0.5微米以上之厚度X。8.如申请专利范围第6项所述之积体电路,其中该隐埋层(例如:105)具有一大于等于11018cm-3之峰値掺杂浓度。9.如申请专利范围第6项所述之积体电路,其中该第一(例如:110或100)与第二(例如:110或100)层之掺杂浓度小于11016cm-3。10.一种制造一包括一隐埋层(例如:105)之积体电路之方法,其包括:形成(例如:2310)一第一磊晶层于一基板上方;形成(例如:2320)一第二磊晶层于该第一磊晶层上,该第一磊晶层具有(1)与该第二磊晶层相同之导电型态及(2)比该第二磊晶层与该基板之平均掺杂浓度大之掺杂浓度;以及形成一电感器于该第二磊晶层上方,如此该第一磊晶层形成该电感器之一部分。11.一种制造一积体电路之方法,其包括下列步骤:(a)形成一隐埋层(例如:105)于第一(例如:110或100)与第二(例如:110或100)已掺杂层之间,每一层具有一掺杂剂,其中该隐埋层(例如105)具有该掺杂剂,并且具有比该第一(例如:110或100)与第二(例如:110或100)层之掺杂浓度大之掺杂浓度;(b)徵成一导电层(例如:130)于该隐埋层(例如:105)上方,该隐埋层(105)与该导电层(130)形成一电感器。图式简单说明:图1系沿图2所示积体电路之1-1线所取之简示图,包括本发明说明实例之一电感;图2系积体电路之顶视图;图3系制造本发明说明实例之一积体电路之流程图;图4系制造第一说明实例隐埋层之流程图;图5-6系说明图4制程之简示图;图7.8系制造第二、三说明实例隐埋层之流程图;图9.11系说明本发明不同内容之图表;图12a系以流程图说明本发明说明实例之一导电层之制造情形;图12b-12e系以简示说明图12a所示之步骤;图12f系以流程图说明本发明另一说明实例之一导电层之制造情形;图13.14.15及10系以图表说明本发明实例之一导体之实验资料;及图16系实验电感之一显微照片。 |
