| 主权项 |
1.一种半导体记忆电路,包括:第1反向器电路,当第1字元线在活性状态时,与第1位元线相连接的第1记忆节点连接到其输入端子,当第2字元线在活性状态时,与第2位元线相连接的第2记忆节点连接到其输出端子;第2反向器电路,其输入端子与上述第2记忆节点相连接,其输出端子与上述第1记忆节点相连接;及第1读出电路,其输入端子与上述第1记忆节点及上述第2记忆节点相连接,输出端子与读出位元线相连接;上述第1读出电路包括:第1MOS电晶体,其闸极端子与上述第1记忆节点相连接;第2MOS电晶体,其闸极端子与上述第2记忆节点相连接,汲极与上述第1MOS电晶体的汲极相连接;及第3MOS电晶体,与其闸极端子相连接的读出控制线在活性状态时,源极与汲极间会导通,将上述第1MOS电晶体及上述第2MOS电晶体的各个汲极与读出位元线相连接。2.如申请专利范围第1项所述的半导体记忆电路,其中第1MOS电晶体由源极接地之nMOS电晶体来构成,第2MOS电晶体由源极接地之MOS电晶体来构成。3.如申请专利范围第2项所述的半导体记忆电路,其中第3MOS电晶体是用nMOS电晶体来构成。4.如申请专利范围第1项所述的半导体记忆电路,其中第1MOS电晶体由源极与电源电压连接之nMOS电晶体所构成,第2MOS电晶体由源极与电源电压相连接之pMOS电晶体来构成。5.如申请专利范围第4项所述的半导体记忆电路,其中第3MOS电晶体由pMOS电晶体来构成。6.如申请专利范围第1项所述的半导体记忆电路,至少具有一个第2读出电路,与上述第1读出电路为相同构成,其输入端子与上述第1记忆节点及上述第2记忆节点相连接,输出端子与第2读出位元线相连接,其中该第2读出电路的第3MOS电晶体,当与其闸极连接之读出控制线在活性状态时,其源极与汲极间为导通,将上述第1MOS电晶体及上述第2MOS电晶体的各个汲极与上述第2读出位元线相连接。7.如申请专利范围第6项所述的半导体记忆电路,其中各第1MOS电晶体由源极接地之nMOS电晶体来构成,各第2MOS电晶体由源极接地之pMOS电晶体来构成。8.如申请专利范围第7项所述的半导体记忆电路,其中各第3MOS电晶体由nMOS电晶体来构成。9.如申请专利范围第6项所述的半导体记忆电路,其中各第1MOS电晶体由源极与电源电压相连接之nMOS电晶体来构成,各第2MOS电晶体由源极与电源电压相连接之pMOS电晶体来构成。10.如申请专利范围第9项所述的半导体记忆电路,其中各第3MOS电晶体由pMOS电晶体来构成。图式简单说明:[图1]此发明实施形态1中之半导体记忆电路的电路图。[图2]此发明实施形态2中之半导体记忆电路的电路图。[图3]此发明实施形态3中之半导体记忆电路的电路图。[图4]此发明实施形态4中之半导体记忆电路的电路图。[图5]先前的半导体记忆电路中之两个反向器电路的电路图。[图6]图5中之各反向器电路的内部电晶体的电路图。[图7]先前的半导体记忆电路的电路图。 |
