| 主权项 |
1.一种介于同步与非同步资料传输间的介面,该介面至少包含:多重互相连结之阶段,互相耦合以形成资料传输管线,该多重阶段包含:一第一阶段,用以执行同步至非同步之资料传输;至少一中介阶段,用以执行非同步至非同步之资料传输;及一最后阶段,用以执行非同步至同步资料传输;及一同步时脉路径,该路径传输一时脉讯号,且该时脉讯号通过该等多重阶段,以在该时脉讯号出现于其阶段中时致能该第一及该最后阶段执行运算动作。2.如申请专利范围第1项所述之介面,其中上述之第一及最后阶段包含一局部时脉电路,该局部时脉电路包含一AND逻辑闸,该逻辑闸用以对该时脉讯号又一同步时脉讯号加以AND逻辑运算。3.如申请专利范围第2项所述之介面,其中上述之时脉讯号之传输系经由一位元宽同步之暂存器为之。4.如申请专利范围第2项所述之介面,其中上述之对应于该第一阶段之局部时脉电路更包含一预充电路,该预充电路连结至该第一阶段,其中上述之预充电路在接收到该至少一表明已接收到资料之中介阶段之讯号交换确认时产生一预充脉冲。5.如申请专利范围第4项所述之介面,其中上述之对应于该第一阶段之局部时脉电路更包含一成立资料讯号,该成立资料讯号产生于一局部时脉讯号转变及当该预充脉转变时的重置之时,该成立资料讯号被传输至该至少一中介阶设,用以表示该成立资料已存在。6.如申请专利范围第2项所述之介面,其中上述之对应于该最后阶段之局部时脉电路更包含一预充电路,连结至该最后阶段,其中上述预充电路产生一预充脉冲及一确认脉冲,该确认脉冲在该同步时脉转变时所启动,并由该最后阶段之局部时脉讯号转变时所终结。7.如申请专利范围第2项所述之介面,其中上述对应于该最后阶段之局部时脉电路更包含一错误控制讯号,该错误控制讯号产生于该至少一中介阶段所发出之一成立资料讯号及该局部时脉及一成立资料讯号指出该资料为不成立之时。8.如申请专利范围第1项所述之介面,其中上述之至少一中介阶段包含多重阶段,该多重阶段以管线及锁固于方式排列于正与反方向上。9.一种同步至非同步至同步介面,该介面至少包含:多重阶段,相互连结以形成管线,该多重阶段包含:一第一阶段,执行同步至非同步之资料传输;至少一中介阶段,执行非同步至非同步之资料传输;及一最后阶段,用以执行非同步至同步之资料传输;一时脉电路,连结至该多重阶段之每一者,并依据一同步时脉讯号产生一局部时脉讯号于该第一及该最后阶段,并提供内部锁固运算讯号,其中数个阶段与该至少一中介阶段相互作用,该局部时脉讯号在一运算当执行于该阶段时致能该第一阶段及该最后阶段。10.如申请专利范围第9项所述之介面,其中上述之时脉电路第一及最后阶段包含一AND逻辑闸,该逻辑闸用以对该同步时脉及一时脉讯号加以AND逻辑运算,其中该时脉讯号表示一运算动作将被执行。11.如申请专利范围第10项所述之介面,其中上述之时间控制位元系由一位元宽同步暂存器所传输。12.如申请专利范围第9项所述之介面,其中上述之对应于第一阶段之时脉电路更包含一连结至第一阶段之预充电路,其中上述之预充电路当接收到来自其一或更多已接收资料之中介阶段之讯号交换确认时产生一预充脉冲。13.如申请专利范围第12项所述之介面,其中上述之对应于第一阶段之时脉电路更包含一当局部时脉讯号传输时产生及当预充脉冲传输时重置之成立资料讯号,该成立资料讯号被传输到其一或更多中介阶段以表示该成立资料可被使用。14.如申请专利范围第9项所述之介面,其中上述之对应于最后阶段之时脉电路更包含一连结至该最后阶段之预充电路,其中上述之该预充电路产生一预充脉冲及一确认脉冲,其由同步时脉传输所致能并由传输于该最后阶段之局部时脉讯号所结束。15.如申请专利范围第14项所述之介面,其中上述之对应于最后阶段之时脉电路更包含一若有来自其一或更多中介阶段之局部时脉及一成立资料讯号时产生之错误控制讯号以表示该资料为不成立。16.如申请专利范围第9项所述之介面,其中上述之其一或更多中介阶段包含多重之阶段,该些阶段为管线式且内部锁固于正与反向上。17.一种同步至非同步至同步资料传输之方法,至少下列步骤:提供互相连结之多重阶段以实作管线,该些多重阶段包含实作同步至非同步资料传输之第一阶段,实作非同步至非同步资料传输之其一或更多中介阶段及实作非同步至同步资料传输之最后阶段;及仅当运算将被实作以允许资料传输时致能多重阶段中之第一阶段及最后阶段之其一,该第一及最后阶段由包含于各多重阶段之时脉电路所产生之局部时脉讯号以致能,该局部时脉讯号由一同步时脉讯号及一时脉讯号产生。18.如申请专利范围第17项所述之方法,其中上述之第一及最后阶段之时脉电路包含一AND逻辑运算闸道并更包含表示一运算将被实作之对时脉讯号进行AND逻辑运算之步骤及同步时脉。19.如申请专利范围第17项所述之方法,更包含:藉由一位元宽同步暂存器传输时脉讯号之步骤。20.如申请专利范围第17项所述之方法,其中上述之对应于第一阶段之时脉电路更包含一连结至第一阶段之预充电路并更包含当接收到来自其一或更多已接收资料之中介阶段之讯号交换确认时产生一预充脉冲之步骤。21.如申请专利范围第20项所述之方法,其中上述之对应于第一阶段之时脉电路更包含一当局部时脉讯号传输时产生及当预充脉冲传输时重置之成立资料讯号,并更包含传输成立资料讯号至其一或更多中介阶段以表示该成立资料可被使用之步骤。22.如申请专利范围第17项所述之方法,对应于最后阶段之时脉电路更包含一连结至该最后阶段之预充电路并更包含产生一由同步时脉传输所致能并由局部时脉讯号传输所结束之预充脉冲之步骤。23.如申请专利范围第17项所述之方法,其中上述之对应于最后阶段之时脉电路提供一错误控制讯号,并更包含一若有来自其一或更多中介阶段之局部时脉及一成立资料讯号时产生该错误控制讯号以表示该资料为不成立之步骤。24.一种同步时脉闸道介面,至少包含:互相连结之多重同步阶段以实作管线;一时脉电路连结至各多重阶段,该电路依据同步时脉讯号及时脉讯号以产生局部时脉讯号于一对应阶段,其中上述之该局部时脉讯号当运算由对应之阶段实作时致能该对应阶段。25.如申请专利范围第24项所述之介面,其中上述之时脉电路包含同步时脉及一以时脉讯号进行AND逻辑运算之AND逻辑运算闸道,其表示该运算将被实作。26.如申请专利范围第24项所述之介面,其中上述之时脉讯号经由一位元宽同步暂存器传输。图式简单说明:第1图为依照本发明之一实施例之同步至非同步至同步介面架构图;第2A图为本发明之一时脉致能电路之架构图,该时脉致能电路产生局部时脉用于第1图之介面之同步至非同步阶段;第2B图为本发明之一预充时脉电路之架构图,该预充时脉电路依据回应讯号产生预充时脉脉冲用于第1图之介面之同步到非同步阶段;第2C图为本发明之一成立电路之架构图,该成立控制电路产生成立控制讯号用于第1图之介面之同步至非同步阶段;第3A图为本发明之一时脉致能电路之架构图,该时脉致能电路产生局部时脉用于第1图之介面之非同步至同步阶段;第3B图为本发明之一预充时脉电路之架构图,该预充时脉电路依据回应讯号产生预充时脉脉充用于第1图之介面之非同步至同步阶段;第3C图为本发明之一错误控制电路之架构图,该错误控制电路产生错误控制讯号用于第1图之介面之非同步至同步阶段;第4图为本发明之一模拟中之六阶段介面或管线架构图;第5图为本发明之工作于2.5GHz并使用二时脉e位元延迟之第4图之介面之时间图;第6图为本发明之工作于2.0GHz并使用二时脉e位元延迟之第4图之介面之时间图;第7图为本发明之工作于2.0GHz并使用一时脉e位元延迟之第4图之介面之时间图,并显示错误是由于时间之不协调;第8图为电力与切换因子之关系绘制图,该图并加以比较传统同步电路和本发明之内部锁固管线式CMOS电路;第9A图为两组同步浮点乘法器(FPMs);第9B图为本发明之第9A图之二FPM以同步至非同步至同步IPCMOS FPM取代之架构图;第10图为本发明之另一实施例之敏锐纹理同步时脉闸道介面之架构图;第11图为电力与切换因子之关系绘制图,该图并加以比较传统同步电路,本发明之内部锁固管线式CMOS电路及本发明之敏锐纹理时脉闸道(FG CLK闸道);第12图为本发明之一时脉重置电路之架构图,该时脉重置电路产生重置时脉讯号用于第1图之介面之同步至非同步阶段;第13图为本发明之一局部时脉电路之架构图,该局部时脉电路使用e位元以提供较少延迟并用于第1图之介面之非同步至同步阶段;且第14图为本发明之实作第12及13图之模拟介面之时间图。 |
