| 主权项 |
1.一种半导体记忆体之操作模式之登录方法,其包含:(a)第1步骤,于对复数个位址之读出周期连续时,接受操作模式之登录之要求;及(b)第2步骤,基于以接于该读出周期之写入周期所指定之资料,确定应登录之操作模式。2.如申请专利范围第1项之半导体记忆体之操作模式之登录方法,其中,该第1步骤包含:于该读出周期中,比较事先所记忆之第1特定位址及从外部依序指定之位址之步骤;及接受该比较结果,判定对第1特定之位址之读出周期连续2周期以上之步骤。3.如申请专利范围第1或2项之半导体记忆体之操作模式之登录方法,其中,该第2步骤为包含:在接续于该读出周期之写入周期中,比较事先所记忆之第2特定位址及从外部依序指定之位址之步骤;及接受该比较结果,基于以该写入周期所指定之资料,确定操作模式之步骤。4.如申请专利范围第1或2项之半导体记忆体之操作模式之登录方法,其中,该第1步骤于指定互为相同之位址作为该复数个位址时,接受操作模式之登录。5.如申请专利范围第1或2项之半导体记忆体之操作模式之登录方法,其中,该第1步骤于指定最终位址或前头位址之其一作为该复数个位址时,接受操作模式之登录。6.如申请专利范围第1或2项之半导体记忆体之操作模式之登录方法,其中,该第2步骤于指定前头位址及最终位址之一方作为该读出周期之位址时,接受操作模式之登录,该第2步骤于指定该前头位址及最终位址之另一方作为该写入周期之位址时,确定应登录之操作模式。7.如申请专利范围第1或2项之半导体记忆体之操作模式之登录方法,其中,该第1步骤以接受用以将动态型记忆单元排列成行列状所成之记忆单元阵列内之部分区域加以重清之部分重清模式,作为应登录之操作模式;而该第2步骤以确定该部分重清模式作为应登录之操作模式。8.一种半导体记忆体,其系构成为于操作中可进行操作模式之登录之半导体记忆体,其特征为具备:操作模式登录电路,其于对复数个位址之读出周期连续时,接受操作模式之登录要求,基于以接于该读出周期之写入周期所指定之资料,确定应登录之操作模式。9.如申请专利范围第8项之半导体记忆体,其中,该操作模式登录电路具备:记忆部,于该读出周期中,记忆应从外部指定之第1特定位址;比较部,比较记忆于该记忆部之第1特定位址及从外部依序指定之位址;及判定部,接受该比较部所得之比较结果,判定对第1特定位址之读出周期连续2周期以上。10.如申请专利范围第8或9项之半导体记忆体,其中,该操作模式登录电路具备:记忆部,在接续于该读出周期之写入周期中,记忆应从外部指定之第2特定位址;比较部,比较记忆于该记忆部之第2特定位址与从外部依序指定之位址;及确定部,接受该比较部所得之比较结果,基于以该写入周期所指定之资料,确定操作模式。11.如申请专利范围第8或9项之半导体记忆体,其中,该操作模式登录电路于指定互为相同之位址作为该复数个位址时,接受操作模式之登录。12.如申请专利范围第8或9项之半导体记忆体,其中,该操作模式登录电路于指定最终位址或前头位址之其一作为该复数个位址时,接受操作模式之登录。13.如申请专利范围第8或9项之半导体记忆体,其中,该操作模式登录电路于指定前头位址及最终位址之一方作为该读出周期之位址时,而于指定该前头位址及最终位址之另一方作为该写入周期之位址时,接受操作模式之登录。14.如申请专利范围第8或9项之半导体记忆体,其中,该操作模式登录电路接受用以将动态型记忆单元排列成行列状所成之记忆单元阵列内之部分区域加以重清之部分重清模式,作为应登录之操作模式。15.一种半导体记忆体之操作模式之登录方法,该半导体记忆体至少具有:记忆单元阵列,由复数个记忆单元排列成阵列状所构成;位址端子,进行位址之输入;资料端子,进行资料之输入及输出;及控制端子,用以输入用于半导体记忆体之存取控制、写入控制、及读出资料之输出控制的控制信号;该半导体记忆体之操作模式之登录方法系藉由一操作模式登录电路而施行,该操作模式登录电路基于输入至该位址端子之位址、输入至该控制端子之控制信号,及输入至该资料端子之资料,而进行该半导体记忆体之操作模式之登录,该半导体记忆体之操作模式之登录方法之特征为包含:依据输入至该控制端子之控制信号,而判定现在之周期系为读出周期或写入周期,当现在之周期为读出周期时,比较判定输入至该位址端子之位址与预定之位址是否一致之步骤;当位址为一致时,于该读出周期之后之其次之1个或复数个读出周期中,比较判定输入至该位址端子各位址与预定之位址是否一致之步骤;于连续复数个该读出周期中,当检测位址一致时,将控制操作模式之登录许可之模式登录信号设定为活动状态之步骤;及于模式登录信号为活动状态时,于连续之复数个该读出周期之后之至少1个写入周期中,比较判定输入至该位址端子之位址与预定之位址是否一致,于一致时,基于从该资料端子所输入之资料,确定应登录之操作模式之步骤。16.如申请专利范围第15项之半导体记忆体之操作模式之登录方法,其中,该确定应登录之操作模式之步骤包含:于复数个该读出周期之后之写入周期中,比较判定输入至该位址端子之位址与预定之位址是否一致之步骤;于一致时,根据于该写入周期输入该资料端子之资料,选择操作模式之种类之步骤;于该写入周期之其次之写入周期中,比较判定输入至该位址端子之位址与预定之位址是否一致之步骤;及于一致时,根据于该其次之写入周期输入至该资料端子之资料,设定操作模式条件之步骤。17.一种半导体装置,其具备操作模式登录电路,该操作模式登录电路包含一半导体记忆体,该半导体记忆体至少具有:记忆单元阵列,由复数个记忆单元排列成阵列状所构成;位址端子,进行位址输入;资料端子,进行资料之输入及输出;及控制端子,用以输入用于导体记忆体之存取控制、写入控制、及读出资料之输出控制的控制信号;该操作模式登录电路基于输入至位址端子之位址、输入至控制端子之控制信号,及输入至资料端子之资料,而控制该半导体记忆体之操作模式之登录;该操作模式登录电路包含:依据输入至该控制端子之控制信号,而判定现在周期系为读出周期或写入周期之机构;于现在周期为读出周期时,比较判定输入至该位址端子之位址与预定之位址是否一致之机构;当于该读出周期位址为一致时,在接续于该读出周期之其次之1个或复数个读出周期中,检测到输入至该位址端子之位址与预定之位址为一致时,将控制操作模式之登录之许可之模式登录信号设为活动状态之机构;及在接续于复数个该读出周期的至少一个写入周期中,比较判定输入至该位址端子之位址与预定之位址是否一致,于一致时,当该模式登录信号为活动状态时,基于从该资料端子所输入之资料,确定应登录之操作模式之机构。18.如申请专利范围第17项之半导体装置,其中,该确认应登录之操作模式之机构包含:位址比较机构,在接续于复数个该读出周期之写入周期中,比较判定输入该位址端子之位址与预定之位址是否一致;及选择机构,在该比较判定结果为位址一致时,依据于该写入周期输入至该资料端子之资料,而选择操作模式之种类;操作模式条件设定机构,于该写入周期之其次之写入周期中,比较判定输入至该位址端子之位址与于该位址比较机构预定之位址是否一致,于该比较判定结果为位址一致时,依据于该写入周期输入至该资料端子之资料,而设定操作模式之条件。19.一种半导体装置,其具备一操作模式登录电路,该操作模式登录电路具有一半导体记忆体,该半导体记忆体至少包含:记忆单元阵列,由复数个记忆单元排列成阵列状所成;位址端子,进行位址输入;资料端子,进行资料之输入及输出;及第1至第3控制端子,分别输入以下各控制信号:用以控制半导体记忆体之选择之第1控制信号、用以进行来自该资料端子之资料输入及输出控制之第2控制信号、及用以进行资料之写入与读出控制之第3控制信号;该操作模式登录电路基于输入至该位址端子之位址及输入至该第1至第3控制端子之控制信号及输入至该资料端子之资料,而控制该半导体记忆体之操作模式之登录;该操作模式登录电路包含:读出写入判定部,于该第1控制信号为活动状态时,基于该第2控制信号与该第3控制信号,判定现在周期为读出周期或写入周期,而输出读出写入辨识信号;模式判定部,为基于以读出周期所指定之位址,判定登录要求有无,以输出用以控制操作模式之登录许可之模式登录信号之模式判定部,包含于以该读出写入判定部判定为读出周期时,比较判定输入至该位址端子之位址与预定之读出位址是否一致之位址比较器,及在接续该读出周期之其次之1个或复数个读出周期中,该位址比较器连续显示一致时,将该模式登录信号设定为活动状态之机构;及模式设定部,于该模式登录信号为活动状态时,在接续于连续之复数个该读出周期之至少1个写入周期中,基于供应至该资料端子之指令资料,产生模式资料并输出。20.如申请专利范围第19项之半导体装置,其中,该模式判定部具备:于复数个读出周期中,检测该位址比较器连续显示一致之机构;及于该复数个读出周期中,检测出该位址比较器连续显示一致时,将该模式登录信号设定为活动状态,并于该位址比较器显示不一致时,将该模式登录信号重设为非活动状态之正反器。21.如申请专利范围第19项之半导体装置,其中,该模式判定部具备:写入位址暂存器,储存预定之写入位址;写入位址比较部,当接于该读出周期之周期于该读出写入判定部被判定为写入周期时,比较判定输入至该位址端子之位址与储存于该写入位址暂存器之该写入位址是否一致;及指令解码器,于写入位址比较部之比较结果为一致时,基于从该资料端子所输入之资料,确定应登录之操作模式,而输出作为模式资料。22.如申请专利范围第19项之半导体装置,其中,该模式判定部具备:读出位址暂存器,储存预定之读出位址;读出位址比较器,以藉由位址迁移检测电路于位址迁移时所输出之脉波信号之时序,比较从该位址端子所输入之位址与储存于该读出位址暂存器之该读出位址,检测所输入之位址与该读出位址一致,而输出位址检测信号;第1及第2闩锁电路,基于所输入之第1及第2闩锁信号,分别将该位址检测信号加以闩锁,并分别输出作为第1及第2位址检测信号;逻辑闸极电路,演算该第1及第2位址检测信号与来自该读出写入判定部之读出写入辨识信号之逻辑积,将该演算结果输出作为该模式登录信号;及闩锁控制都,基于藉由该位址迁移检测电路于位址迁移时所输出之脉波信号与该第1控制信号,产生用以控制该第1及第2闩锁电路之闩锁操作之第1及第2闩锁信号并输出。23.如申请专利范围第22项之半导体装置,其中,该闩锁控制部具备:双态触变型正反器,输入该第1控制信号,以对该第1控制信号朝活动状态之迁移作为触发,将输出信号之値加以反向;第1逻辑闸极电路,将藉由该位址迁移检测电路于位址迁移时所输出之脉波信号及该双态触变型正反器之反向输出之逻辑积演算结果,输出作为该第1闩锁信号;及第2逻辑闸极电路,将藉由该位址迁移检测电路于位址迁移时所输出之脉波信号及该双态触变型正反器之输出之逻辑积演算结果,输出作为该第2闩锁信号。24.如申请专利范围第19项之半导体装置,其中,该读出写入判定部具备:第1逻辑闸极电路,从第1及第2输入端子输入该第1控制信号之反向信号及该第2控制信号之反向信号,从第3输入端子直接输入该第3控制信号,并从输出端子输出此3个输入信号之逻辑积;第2逻辑闸极电路,从第1及第3输入端子输入该第1控制信号之反向信号及该第3控制信号之反向信号,从第2输入端子直接输入该第2控制信号,并从输出端子输出此3个输入信号之逻辑积;及SR型正反器,从设定端子输入来自该第1逻辑闸极电路之输出端子之输出信号,从重设端子输入来自该第2逻辑闸极电路之输出端子之输出信号,从输出端子输出该读出写入辨识信号。25.如申请专利范围第19项之半导体装置,其中,该模式判定部具备:位址比较部,比较储存于读出位址暂存器(RREG)之读出位址及于读出周期中输入至位址端子之位址;第1暂存器,以该位址比较部之输出信号作为输入;第2暂存器,以该第1暂存器之输出信号作为输入;及逻辑闸极电路,输入该第1及第2暂存器之输出信号,将与来自该读出写入判定部之读出写入辨识信号之逻辑积,作为该模式登录信号而输出;且将藉由检测位址迁移之位址迁移检测电路于位址迁移时所输出之脉波信号,供应作为该第1及第2暂存器之抽样控制信号。26.一种半导体装置,其具备一半导体记忆体及进行操作模式登录之操作模式登录电路,该半导体记忆体至少包含:将复数个记忆单元排列成阵列状而成之记忆单元阵列;及进行位址输入之位址端子;及进行资料输入及输出之资料端子;于该操作模式登录电路输入:第1控制信号,作为控制信号输入至第1控制端子,于记忆体周期中,于半导体记忆体之晶片选择时设为活动状态;第2控制信号,输入至第2控制端子,控制该资料端子之资料输入与输出,于输出资料时设定为活动状态;及第3控制信号,输入至第3控制端子,于写入操作时设定为活动状态;该操作模式登录电路具备:位址比较器,分别将输入至该位址端子之位址与储存于记忆部之预定之位址加以输入,比较所输入之2个位址是否一致,于一致时,输出活动状态之输出信号;脉波产生电路,基于对该第1控制信号活动状态之迁移,产生单发之脉波信号;第1暂存器,将从该脉波产生电路所输出之脉波信号作为抽样控制信号,将该位址比较器之输出信号加以取样并输出;第2暂存器,将该脉波信号作为抽样控制信号,将该第2控制信号加以取样并输出;第1逻辑闸极电路,输入该第1暂存器之输出信号、该第2暂存器之输出信号及该脉波信号,将所输入之3个信号之逻辑积演算结果输出作为抽样控制信号;及复数段之暂存器,共同输入该抽样控制信号,而连接成级联形态;并于复数段之暂存器之初段暂存器,输入该位址比较器之输出信号;更具备:第2逻辑闸极电路,输入该复数段之暂存器之输出信号,于该复数段之暂存器之输出信号皆为活动状态时,输出活动状态之输出信号;SR型正反器,将该第2逻辑闸极电路之输出信号输入至设定端子,将该第1暂存器之输出信号输入至重设端子,从输出端子,输出控制操作模式登录许可之模式登录信号;及模式设定电路,输入从该SR型正反器所输出之该模式登录信号、该第1暂存器之输出信号及该第3控制信号,于该模式登录信号为活动状态,输入至该位址端子之位址与该预定之位址为一致之至少一个写入周期中,接受输入至该资料端子之资料并解读,基于解读结果,设定操作模式。27.如申请专利范围第26项之半导体装置,其中,该模式设定电路具备:第3暂存器,将该第3控制信号以该脉波信号加以取样并输出;第3逻辑闸极电路,于该第1暂存器之输出信号为活动状态,而该第3暂存器之输出信号为活动状态时,基于该脉波信号,产生第2抽样控制信号;第4暂存器,将来自该资料端子之资料,以从该第3逻辑闸极电路所输出之该第2抽样控制信号加以取样并输出;模式选择电路,基于该第4暂存器之输出信号,进行模式选择;第4逻辑闸极电路,于该模式选择电路之输出信号为活动,接受该脉波信号而产生第3抽样控制信号;第5暂存器,将来自该资料端子之资料以该第3抽样控制信号(WRE2)加以取样并输出;及切换信号产生电路,基于该第5暂存器之输出信号,输出进行操作切换之切换信号。28.如申请专利范围第26项之半导体装置,其具备:重清控制电路,于产生以预定时间计时之时间中之中断时,产生重清位址进行自动重清,该操作切换信号系用为将该所产生之重清位址之预定上位位元加以遮闭之信号,基于从该操作模式登录电路所输出之操作切换信号,使重清区域为可变。29.如申请专利范围第19或26项之半导体装置,其中,该半导体记忆体由具备自重清功能之动态型半导体记忆体所构成之拟似SRAM(静态随机存取记忆体)所构成,该第1至第3控制信号系由以SRAM为依准之晶片选择信号、输出致能信号及写入致能信号所成。30.如申请专利范围第19项之半导体装置,其中,该模式设定部具备:在接续于连续之复数个该读出周期之至少1个写入周期中,模式设定部取代该资料端子,基于供应至该位址端子及/或预定供应至控制端子之信号产生模式资料并输出之机构。31.如申请专利范围第19项之半导体装置,其中,该模式设定部具备:写入位址暂存器,储存预定之写入位址;写入位址比较部,当接于该读出周期之周期以该读出写入判定部判定为写入周期时,比较判定输入至该位址端子之位址与储存于该写入位址暂存器之该写入位址是否一致;及指令解码器,当于该写入位址比较部之比较结果为一致时,不以该资料端子,而以基于从该位址端子及/或预定控制端子所输入之信号,确定应登录之操作模式,而输出作为模式资料。32.如申请专利范围第26项之半导体装置,其中,该模式设定电路具备一机构,其输入:从该SR型正反器所输出之该模式登录信号、该第1暂存器之输出信号及该第3控制信号,于该模式登录信号为活动状态时,于输入至该位址端子之位址与该预定之位址为一致之至少1个写入周期中,不以该资料端子,而接受输入至该位址端子及/或预定控制端子之信号并予解读,基于解读结果,设定操作模式。33.一种半导体记忆体之操作模式之登录方法,其为基于输入至半导体记忆体之位址端子之位址、输入至该半导体记忆体之控制端子且至少进行写入及读出存取控制之控制信号、及输入至该半导体记忆体之资料端子之资料信号中之至少1个,藉由操作模式登录电路而进行该半导体记忆体之操作模式之登录控制之方法,其特征为包含:该操作模式登录电路监视输入至该位址端子之位址及输入至该控制端子之控制信号,进行存取周期出现之检测,该存取周期系由封预定位址之预定之复数次读出周期、或对预定位址之预定之复数次写入周期、或对预定位址之读出周期与对预定位址之写入周期之预定顺序之组合所构成,于对该预定位址之存取周期出现预定之次数时,进行允许接受操作模式之登录之控制之步骤;及该操作模式登录电路于允许接受该操作模式之登录时,基于输入至该资料端子、该位址端子及该控制端子中之任一或或此等端子组合之信号,确定应登录之操作模式之步骤。34.一种半导体记忆体之操作模式之登录方法,该半导体记忆体至少具有:记忆单元阵列,由复数个记忆单元排列成阵列状所构成;位址端子,进行位址之输入;资料端子,进行资料之输入及输出;及控制端子,用以输入用于半导体记忆体之存取控制、写入控制、及读出控制之控制信号;该半导体记忆体之操作模式之登录方法系藉由一操作模式登录电路而施行,该操作模式登录电路基于输入至该位址端子之位址、输入至该控制端子之控制信号,及输入至该资料端子之资料信号中的至少一者,而进行该半导体记忆体之操作模式之登录,该半导体记忆体之操作模式之登录方法之特征为包含:基于输入至该控制端子之控制信号,判定现在周期为读出周期或写入周期,当现在周期为读出操作或写入操作中预定之操作周期时,比较判定输入至该位址端子之位址与预定之位址是否一致之步骤;于位址一致时,在接续于该周期之预定之读出周期或写入周期、或读出周期与写入周期之组合所成之预定之1个或复数个周期中,比较输入至该位址端子之各位址与预定之位址是否一致之步骤;于该各周期中,当检测位址一致时,将控制操作模式之登录许可之模式登录信号设定为活动状态之步骤;及于该模式登录信号设为活动状态时,基于从该位址端子、该控制端子、及该资料端子中之至少1个或此等端子之组合所输入之信号,确定应登录之操作模式之步骤。35.一种半导体装置,其具备操作模式登录电路,该操作模式登录电路具有一半导体记忆体,该半导体记忆体至少具有:记忆单元阵列,由复数个记忆单元排列成阵列状所构成;位址端子,进行位址输入;资料端子,进行资料之输入及输出;及控制端子,用以输入用于半导体记忆体之存取控制、写入控制、及读出资料之输出控制之控制信号;更包含:操作模式登录电路,基于输入至位址端子之位址、输入至控制端子之控制信号,及输入至资料端子之资料信号中之至少其一,而控制该半导体记忆体之操作模式之登录;该操作模式登录电路包含:基于输入至该控制端子之控制信号,判定现在周期为读出周期或写入周期之机构;于现在周期为读出周期或写入周期中预定之存取周期时,比较判定输入至该位址端子之位址与预定位址是否一致之机构;于位址一致时,在接续于该周期之预定之读出周期或写入周期、或读出周期与写入周期之组合所成之预定之一个或复数个周期中,比较判定输入至该位址端子之各位址与预定之位址是否一致之机构;于该各周期中,于检测位址一致时,将控制操作模式之登录许可之模式登录信号设定为活动状态之机构;及于该模式登录信号从非活动状态设为活动状态时,基于从该位址端子、该控制端子、及该资料端子中之至少一个或此等端子之组合所输入之信号,确认应登录之操作模式之机构。图式简单说明:图1系概略显示本发明之实施形态1之半导体记忆体之整体构成之方块图。图2系显示本发明之实施形态1之操作模式登录电路之操作流程之流程图。图3系说明本发明之实施形态1之操作模式登录电路之操作之时序图。图4系用以说明本发明之实施形态1之指令资料之构成之图。图5系显示本发明之实施形态1之操作模式登录电路之结构之方块图。图6系显示本发明之实施形态1之操作模式登录电路之主要部分之详细结构之方块图。图7系显示本发明之实施形态1之成为操作模式登录电路之模式判定部之结构例之电路图。图8系显示本发明之实施形态1之成为模式判定部之闩锁控制部之结构例之电路图。图9系显示本发明之实施形态1之成为操作模式登录电路之读出写入判定部之结构例之电路图。图10系概略地说明本发明之实施形态1之操作模式登录电路之操作之时序图。图11系用以说明本发明之实施形态1之模式判定部之操作之时序图。图12系用以说明本发明之实施形态1之读出写入判定部之操作之时序图。图13系显示本发明之实施形态2之模式判定部之结构例之电路图。图14系显示本发明之实施形态3之操作模式登录电路之结构例之电路图。图15系用以说明本发明之实施形态3之操作模式登录电路之操作之时序图。 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