| 主权项 |
1.一种半导体装置,其特征为:具备输出来自内部电路的信号的多个输出端子;分别设于上述多个输出端子与上述内部电路间的缓冲电路;及与特定的上述缓冲电路连接,使上述内部电路的信号延迟的延迟机构。2.如申请专利范围第1项之半导体装置,其中,上述延迟机构系由串联连接的偶数个反相器电路所构成。3.如申请专利范围第1或2项之半导体装置,其中,又具备与上述延迟机构并联连接的旁路线;及介由上述延迟机构或上述旁路线中任一方将来自上述内部电路的信号送入上述输出端子的继电器机构。4.一种半导体装置之试验方法,系为试验具备多个输出端子的半导体装置的方法,其特征为:具备将试验信号施加于上述半导体装置的第1步骤;仅使上述多个输出端子中特定的输出端子的输出信号延迟的第2步骤;及根据所延迟的上述输出信号来评价上述半导体装置的计时(timing)延迟特性的第3步骤。5.如申请专利范围第4项之半导体装置之试验方法,其中,又具备根据上述特定的输出端子以外的输出端子的输出信号来评价上述半导体装置的逻辑功能的第4步骤。6.如申请专利范围第4或5项之半导体装置之试验方法,其中,于上述第3步骤中,根据对于上述试验信号的上述输出信号的延迟时间来进行上述计时(timing)延迟特性的评价。7.如申请专利范围第6项之半导体装置之试验方法,其中,从示波器所观察到的波形来求得上述延迟时间。8.一种半导体装置之试验装置,其特征为:具备将试验信号施加于作为被试验对象之半导体装置的试验信号施加机构;及根据上述试验信号被输入上述半导体装置所输出的多个输出信号,且与指定的期待値进行比较的多个比较机构,而特定的上述比较机构所具有的计时(timing)延迟特性的评价能力较其他的上述比较机构要高。9.如申请专利范围第8项之半导体装置之试验装置,其中,上述特定的比较机构用以比较对于上述试验信号的上述输出信号的延迟时间与上述期待値。10.如申请专利范围第8或9项之半导体装置之试验装置,其中,对于上述特定的比较机构所被输入的上述输出信号较被输入于其他的上述比较机构的输出信号还要延迟。图式简单说明:图1为显示本发明之实施形态1之半导体装置(DUT)与试验装置的模式图。图2为详细显示实施形态1之DUT的输出端子近旁的结构的模式图。图3为显示实施形态2的试验方法中,连接DUT、试验装置及数位示波器的状态的模式图。图4(a)、4(b)为显示利用数位示波器观察之输入信号及输出信号的脉冲波形的模式图。图5为显示实施形态3之DUT的模式图。图6为显示实施形态4之试验装置的构成的模式图。图7为显示连接图6的试验装置与DUT之状态的模式图。图8为显示习知半导体装置的试验方法的模式图。图9为显示习知脚端介面电路卡104的结构的模式图。 |
