| 主权项 |
1.一种基于单元漏电监看进行一动态随机存取记忆体(DRAM)再新率之动态调整之方法,包含:直接测量一DRAM之一单元之漏电率;及基于该测量漏电率调整一单元再新率。2.如申请专利范围第1项之方法,其中直接测量一DRAM之一单元之漏电率之步骤,包含以下步骤:以多数完整的记忆体单元制作DRAM;及直接测量至少一完整的记忆体单元之漏电率。3.如申请专利范围第2项之方法,其中制作的步骤包含以下步骤:i)提供至少一第一之一记忆体单元、充电闸,以对该一单元进行充电,及ii)提供至少一记忆体单元及第二闸,以对于储存于该一单元中之电荷进行评估;且直接测量步骤包含评估该一单元之步骤,透过第二闸,施加至少该一单元之电压量至一串电压比较器,以确认至少该一单元之电压量。4.如申请专利范围第3项之方法,其中至少一记忆体单元为一监看单元或监看单元群组。5.如申请专利范围第3项之方法,其中调整步骤包含基于相同的单元电压量进行单元再新率调整之步骤。6.一种设计一低功率DRAM漏电监控装置之方法,包含:制造一具有一般的记忆体单元之阵列之DRAM;及特别设计至少一记忆体单元,以表示一般的或是最差的单元漏电情况。7.如申请专利范围第6项之方法,进一步包含以下步骤:直接测量至少该一记忆体单元之漏电率;及基于该测量漏电率调整DRAM之一单元再新率。8.如申请专利范围第7项之方法,其中:该制造步骤包含在DRAM中制造一串电压比较器之步骤;及直接测量漏电率之步骤包含将至少该一单元之电压施加于该串电压比较器之步骤,以确认至少该一单元之电压量。9.如申请专利范围第8项之方法,其中调整步骤包含以相同的单元电压量为基础,进行单元再新率调整之步骤。10.一种DRAM,包含:完整的形成于一DRAM之一记忆体单元之阵列;完整的形成于一DRAM之一单元漏电监看电路,以直接测量至少一DRAM之单元之漏电率;及一再新率调整电路,其基于所测量之漏电率进行单元再新率之调整。11.如申请专利范围第10项之DRAM,其中:至少该一单元包含对该一单元充电之一第一充电闸,及对储存于至少该一单元电荷进行计算之第二闸;且该单元漏电监控电路包含i)一串电压比较器;及ii)一子电路,其将该一单元之电压量用于该串电压比较器,以确认至少该一单元之电压量。12.如申请专利范围第11项之DRAM,其中可调式电路基于相同的电压量进行单元再新率之调整。13.一种进行DRAM之单元再新之方法,包含:发出一再新命令至事前充电监看单元及一自我再新电路;该自我再新电路开始由第一字组线位址至一最后字组线位址开始进行一再新作业;进行最后字组线位址再新之后,进行监看单元之评估;对监看单元进行评估之后,进行监看单元之充电;使用该评估之结果,透过一控制电路进行再新循环之调整;及在下一次由第一字组线至一最后字组线之再新循环中使用调整之再新循环时间。14.如申请专利范围第13项之方法,其中使用该评估之结果,进行再新循环之调整包含以下步骤:基于监看单元之评估结果产生第一组及第二组之信号;使用第一组之信号进行再新循环时间之粗略的调整;及使用第二组之信号进行再新循环时间之细微的调整。15.如申请专利范围第14项之方法,其中:使用第一组信号之步骤包含将第一组信号用于设定一计数器之步骤;及使用第二组信号之步骤包含将第二组信号用于调整一基时脉产生器之频率。16.如申请专利范围第13项之方法,其中DRAM系一独立之DRAM晶片。17.如申请专利范围第13项之方法,其中DRAM具有一多组架构。18.如申请专利范围第13项之方法,其中DRAM系一崁入式DRAM快取缓冲器。19.如申请专利范围第13项之方法,其中DRAM包含几个植入于一模组之DRAM晶片。图式简单说明:图1系说明包含于本发明中,具有一单一单元监看装置之一DRAM单元漏电监看系统之第一具体实施例。图2系说明一群组单元监看装置。图3系一常见的差分放大器之概要图。图4系表示可实际用于本发明之一漏电监看控制电路之范例。图5描述在各种不同的状况下,模拟漏电监看装置之输出。图6系说明可用于本发明之一再新电路与一漏电监看及控制电路之组合。图7表示一再新脉冲时脉图。图8系为图6中之再新电路之一基底时脉产生器之方块图。图9系说明透过译解(decoding)电容器元件进行不同的再新循环时间之调整。图10表示一包含于本发明之一漏电监看方法,并且可于独立的DRAM中执行。图11表示一包含于本发明之多组DRAM架构。图12系依据本发明,说明包含一再新机制之一崁入式DRAM快取缓冲区(cache)。图13说明几个植入于一模组中之DRAM晶片。图14系一包含于本发明之再新程序之流程图。 |
