| 主权项 |
1.一种半导体装置,其特征为包含:半导体层;第一绝缘膜,其系设于上述半导体层之上;第一闸极,其系设于上述第一绝缘膜上;至少一个第二闸极,其系与上述第一闸极相对设置,并接收输入信号;至少一个第二绝缘膜,其系介于上述第一闸极与上述至少一个第二闸极之间;第三闸极,其系与上述第一闸极相对设置;强电介质膜,其系介于上述第一闸极与上述第三闸极之间;及输出部,其系连接于上述半导体层之一部分,因应输入于上述至少一个第二电极之输入信号而输出输出信号;且具有因应上述强电介质膜之极化特性,加强或减弱上述输入信号与上述输出信号之相关关系的学习功能。2.如申请专利范围第1项之半导体装置,其中上述第三闸极上供给有一定电压。3.如申请专利范围第2项之半导体装置,其中上述第三闸极上施加有对上述第一电极之电位为正或负的电压。4.如申请专利范围第1项之半导体装置,其中上述第三闸极上施加有脉冲状电压。5.如申请专利范围第4项之半导体装置,其中上述第三闸极上施加对第一闸极为正或负的脉冲状电压。6.如申请专利范围第5项之半导体装置,其中进一步包含:评估机构,其系评估自上述输出部输出之输出信号;及信号产生电路,其系因应上述评估机构之评估结果,产生供给至上述第三闸极的信号。7.如申请专利范围第1~6项中任一项之半导体装置,其中使上述强电介质膜之极化反转用之抗电压的绝对値小于电流流入位于上述半导体层内之上述第一闸极下方区域用之临限値电压的绝对値。8.如申请专利范围第1~6项中任一项之半导体装置,其中上述至少一个第二闸极上施加电流流入位于上述半导体层内之上述第一闸极下方区域之范围内的最大输入电压时,上述第一闸极与第三闸极间之电压不超过上述强电介质膜的抗电压。9.如申请专利范围第1~6项中任一项之半导体装置,其中包含:第一、第二扩散区域,其系形成于上述半导体层中之位于上述第一闸极之两侧方的区域;及第一、第二电压供给部,其系分别连接于上述第一、第二扩散区域,并供给具有高低差的第一、第二电压;且上述输出部连接于上述第一扩散区域,上述输出部与上述第一电压供给部之间,介有具备电阻体功能的电阻性构件。10.如申请专利范围第1~6项中任一项之半导体装置,其中具有逻辑运算电路之神经元元件的功能。11.如申请专利范围第10项之半导体装置,其中具有逻辑运算电路之神经元元件的功能。12.如申请专利范围第11项之半导体装置,其中配置于执行辨识与判断之人工智慧系统内。13.如申请专利范围第1~6项中任一项之半导体装置,其中分别设置等数量之数个上述至少一个第二闸极与上述至少一个第二绝缘膜,并因应数个输入信号,输出上述输出信号。14.一种半导体装置,其特征为包含:半导体层;第一绝缘膜,其系设于上述半导体层之上;第一闸极,其系设于上述第一绝缘膜上;第二闸极,其系与上述第一闸极相对;强电介质电容器,其系包含:连接于上述第一闸极之下部电极、连接于上述第二闸极之上部电极、及介于上述上部电极-下部电极间之强电介质膜;第三闸极,其系连接于上述强电介质电容器之上部电极;至少一个第四闸极,其系与上述第三闸极相对设置,并接收输入信号;至少一个第二绝缘膜,其系介于上述第三闸极与上述第四闸极之间;第五闸极,其系与上述第三闸极相对设置,并供给有上述强电介质膜之极化调整用电压;第三绝缘膜,其系介于上述第三闸极与上述第五闸极之间;及输出部,其系连接于上述半导体层之一部分,因应输入于上述至少一个第四电极之输入信号而输出输出信号;且具有因应上述强电介质膜之极化特性,加强或减弱上述输入信号与上述输出信号之相关关系的学习功能。15.如申请专利范围第14项之半导体装置,其中分别设置等数量之数个上述至少一个第四闸极与上述至少一个第二绝缘膜,并因应数个输入信号,输出上述输出信号。16.一种半导体装置,其特征为包含:半导体层;第一绝缘膜,其系设于上述半导体层之上;第一闸极,其系设于上述第一绝缘膜上;第二闸极,其系与上述第一闸极相对设置;第三闸极,其系与上述第二闸极相对设置;至少一个第四闸极,其系与上述第三闸极相对设置,并接收输入信号;至少一个第二绝缘膜,其系介于上述第三闸极与上述第四闸极之间;第五闸极,其系与上述第三闸极相对设置;第三绝缘膜,其系介于上述第三闸极与上述第五闸极之间;输出部,其系连接于上述半导体层之一部分,因应输入于上述至少一个第四电极之输入信号而输出输出信号;强电介质电容器,其系包含:连接于上述第一闸极之下部电极、连接于上述第二闸极之上部电极、及介于上述上部电极-下部电极间之强电介质膜;及电压供给部,其系用于在上述第五闸极上供给上述强电介质膜之极化控制用电压;且上述强电介质电容器之下部电极可电性连接上述第三闸极或上述第五闸极之任何一方,上述强电介质电容器之上部电极可电性连接于上述第五闸极或上述电压供给部之任何一方。17.如申请专利范围第16项之半导体装置,其中分别设置等数量之数个上述至少一个第五闸极与上述至少一个第二绝缘膜,并因应数个输入信号,输出上述输出信号。18.一种半导体装置,其特征为包含:第一半导体层;第一MISFET,其系包含:第一绝缘膜,其系形成于上述第一半导体层上之;第一闸极,其系形成于上述第一闸极绝缘膜上之;及第一、第二P型扩散区域,其系形成于上述第一半导体层内之位于上述第一闸极两侧方的区域内;第二半导体层;第二MISFET,其系包含:第二绝缘膜,其系形成于上述第二半导体层上之;第二闸极,其系形成于上述第二闸极绝缘膜上之;及第一、第二N型扩散区域,其系形成于上述第二半导体层内之位于上述第二闸极两侧方的区域内;强电介质电容器,其系包含:第一电极,其系共同连接于上述第一、第二闸极;第二电极,其系与该第一电极相对;及强电介质膜,其系介于上述第一电极-第二电极之间;第一电压供给部,其系用于在上述第二MISFET之第一N型扩散区域内供给第一电压;第二电压供给部,其系用于在上述第一MISFET之第一P型扩散区域内供给低于上述第一电压之第二电压;及电压输出部,其系共同连接于上述各MISFET之第二P型扩散区域及N型扩散区域,用于输出因应输入于上述强电介质电容器之上述第二电极之电压的输出电压;且具备电位产生装置的功能。19.如申请专利范围第18项之半导体装置,其中上述第二闸极电性连接于上述第一MISFET之第一P型扩散区域。20.如申请专利范围第18项之半导体装置,其中上述第一闸极电性连接于上述第二MISFET之第一N型扩散区域。21.如申请专利范围第18~20项中任一项之半导体装置,其中上述第一P型扩散区域与上述第二半导体层内之除上述第一、第二N型扩散区域以外之区域的一部分彼此电性连接,上述第一N型扩散区域与上述第一半导体层内之除上述第一、第二P型扩散区域以外之区域的一部分彼此电性连接的情况下,具备源极随动器电路功能。22.如申请专利范围第21项之半导体装置,其中上述第一及第二MISFET为增强型(常关)电晶体。23.如申请专利范围第18~20项中任一项之半导体装置,其中进一步具备形成于上述第一及第二闸极中之至少任何一方侧面上之侧壁。24.如申请专利范围第18~20项中任一项之半导体装置,其中进一步具备连接于上述强电介质电容器之上述第二电极的传递电晶体。25.如申请专利范围第18~20项中任一项之半导体装置,其中进一步包含:第三半导体层;第三MISFET,其系包含:第三闸极绝缘膜,其系设于上述第三半导体层之上;第三闸极,其系设于上述第三闸极绝缘膜之上;及第一、第二扩散区域,其系形成于上述第三半导体层中之位于上述第三闸极两侧方的区域内;至少一个第四闸极,其系与上述第三闸极相对设置,并接收输入信号;至少一个第一绝缘膜,其系介于上述第三闸极与上述至少一个第四闸极之间;第五闸极,其系与上述第三闸极相对设置,且电性连接于上述电压输出部;第二绝缘膜,其系介于上述第三闸极与上述第五闸极之间;及信号输出部,其系连接于上述第三半导体层内之上述第一扩散区域,因应输入于上述至少一个第四闸极之输入信号而输出输出信号;且具备逻辑转换电路之功能。26.如申请专利范围第25项之半导体装置,其中进一步具备第一、第二电压供给部,其系连接于上述第三半导体层内之上述第一、第二扩散区域,在上述信号输出部与上述第一电压供给部之间介有电阻体。27.如申请专利范围第25项之半导体装置,其中上述第三MISFET为NMISFET,进一步具备第一、第二电压供给部,其系连接于上述第三半导体层内之上述第一、第二扩散区域,用于分别供给具有高低差之第一、第二电压,在上述信号输出部与上述第一电压供给部之间介有具有连接于上述第三闸极之闸极之PMISFET的第四MISFET,构成有反相器电路。28.如申请专利范围第27项之半导体装置,其中上述反相器电路之临限値电压藉由上述强电介质电容器之强电介质膜,设定在上述第三MISFET之第三闸极及第四MISFET之闸极上所感应之电位的最大値与最小値之间。29.如申请专利范围第25项之半导体装置,其中上述至少一个第四闸极及上述至少一个第一绝缘膜分别设有等数量的数个,上述强电介质电容器之第二电极上施加有具有负振幅之脉冲状电压时,输入于上述数个第四闸极之输入信号、与自上述输出部所输出之输出信号之逻辑关系自NOR转换成NAND。30.如申请专利范围第25项之半导体装置,其中数个半导体装置经由开关元件配置成阵列状。31.一种半导体装置,其特征为包含:数个突触部,其系负荷于输入信号,输出输出信号;及神经元部,其系接收来自上述数个突触部之数个输出信号;且上述突触部包含:半导体层;强电介质闸极电晶体,其系包含:闸极绝缘膜,其系形成于上述半导体层之上;闸极,其系形成于上述闸极绝缘膜之上;第一、第二扩散区域,其系形成于上述半导体层内之位于上述闸极两侧方之区域内;通道区域,其系介于该第一-第二扩散区域间;第一电极,其系连接于上述MISFET之闸极;第二电极,其系与该第一电极相对;及强电介质膜,其系介于上述第一电极-第二电极之间;输入部,其系电性连接于上述强电介质闸极电晶体之上述第一扩散区域,用于供给输入信号;输出部,其系连接于上述强电介质电晶体之上述第二扩散区域,用于将上述输入信号乘以负荷系数并输出;及负荷信号输入部,其系电性连接于上述强电介质电容器之上述第二电极,并接收负荷控制信号。32.如申请专利范围第31项之半导体装置,其中进一步包含:电阻性构件,其系具备电性连接于上述强电介质闸极电晶体之上述第二扩散区域之电阻体的功能;及电压供给部,其系夹住上述电阻性构件,并连接于上述第二扩散区域。33.如申请专利范围第31项之半导体装置,其中上述闸极-半导体层间之电容大于上述第一电极-第二电极间之电容。34.如申请专利范围第33项之半导体装置,其中上述第一-第二电极之彼此重叠面积小于上述通道区域之面积。35.如申请专利范围第34项之半导体装置,其中上述第一-第二电极之彼此重叠面积小于上述通道区域之面积的1/5。36.如申请专利范围第31项之半导体装置,其中构成上述强电介质膜之材料,含有包含铅、镧、钡、锶、铋、锆、钛、钽、铌之群之元素中的至少两个以上。37.如申请专利范围第31项之半导体装置,其中将上述负荷控制信号输入后之上述强电介质膜之剩余极化设定为PW,上述闸极绝缘膜之厚度及相对介电常数分别设定为tI,I,对上述强电介质闸极电晶体之汲极电流値二位数变化用之开极施加电压之差设定为Vg,真空介电常数设定为0时,上述通道区域之面积与上述第一-第二电极彼此重叠面积之比以2PWtI/(V0I)来表示。38.如申请专利范围第31~37项中任一项之半导体装置,其中在上述负荷信号输入部内施加绝对値大于上述负荷控制信号之最大电压,且为反极性之电压后,输入上述负荷控制信号实施驱动。39.如申请专利范围第31~37项中任一项之半导体装置,其中进一步具备选择电晶体,其系介于上述强电介质电容器之上述第二电极与上述负荷信号输入部之间。40.如申请专利范围第39项之半导体装置,其中数个半导体装置及选择电晶体配置成阵列状。图式简单说明:图1系显示本发明第一种实施形态之半导体装置之神经元元件之电路构造的模式图。图2系显示强电介质膜之剩余极化与电压的关系(磁滞回路)图。图3系仅取出第一种实施形态之神经元元件之电容器部分时的等效电路图。图4系显示图1所示之电路中设置两个信号输入部时之一种工作波形图。图5系显示设置数个学习记忆部之第一种实施形态之第一种类似例之半导体装置之神经元元件的构造模式图。图6系显示第一种实施形态之第二种类似例之半导体装置之神经元元件的构造模式图。图7系显示采用与第一种实施形态不同方式时之强电介质膜之剩余极化与电压的关系(磁滞回路)图。图8系显示本发明第三种实施形态之半导体装置之神经元元件及控制电路的构造模式图。图9系显示本发明第四种实施形态之半导体装置之神经元元件的构造模式图。图10(a)~(c)分别依序系显示本发明第四种实施形态之类似例之半导体装置之神经元元件之切换配线前之构造、配线成输出抑制型时之构造、及配线成输出强化型时之构造的模式图。图11(a),(b)分别依序系本发明第五种实施形态之神经元元件之电位产生装置的平面图及沿XIb-XIb线的剖面图。图12系第五种实施形态之神经元元件之电位产生装置的等效电路图。图13(a),(b)分别依序系显示第五种实施形态之输入端子之电压随时间变化的时间图、及闸极部及输出端子之电压随时间变化的时间图。图14(a),(b),(c)分别依序系显示检查第五种实施形态之闸极部之电位稳定性用之测试用电路构造电路图、显示输入端子之电位随时间变化之时间图、及闸极部之电位随时间变化之时间图。图15系本发明第六种实施形态之电位产生装置的等效电路。图16系本发明第七种实施形态之电位产生装置的等效电路。图17系本发明第八种实施形态之神经元元件的等效电路。图18(a),(b)分别依序系显示使输入于第八种实施形态之两个输入部之各输入端子之输入信号之逻辑値改变时之漂浮闸之电位随时间变化的时间图、及显示施加于强电介质电容器之电压随时间变化的时间图。图19系显示对与第八种实施形态之图18(a)相同之逻辑値输入之输出端子之电位随时间变化的时间图。图20系本发明第九种实施形态之神经元元件之等效电路图。图21系显示本发明第十种实施形态之半导体积体电路装置之构造的区块电路图。图22(a),(b)系显示本发明第十一种实施形态之MISFET之构造的平面图及纵剖面图。图23(a),(b),(c)分别依序系显示配置有第十一种实施形态之MISFET之电位产生装置的等效电路图、显示自输入端子输入时之源极随动器电路之等效电容器的电路图、及显示输出端子之电位变动时之源极随动器电路之等效电容器的电路图。图24系本发明第十三种实施形态之电位产生装置的等效电路图。图25系本发明第十四种实施形态之神经元元件的等效电路图。图26系显示第十四种实施形态之神经元元件之突触部一种具体例的电路图。图27系第十四种实施形态之具体例之突触部的上面图。图28系图27之XXIII-XXIII线的剖面图。图29系图27之XXIX-XXIX线的剖面图。图30系显示除图25所示之突触部中之固定电阻元件外的构造图。图31系显示第十四种实施形态之MFMIS之强电介质电容器之极化特性图。图32系将面积比RS作为参数,说明施加于第十四种实施形态之MFMIS之电压与汲极电流的相关关系图。图33系显示于第十四种实施形态之神经元元件中供给负荷时使用之负荷控制信号一种波形图。图34系显示负荷系数对第十四种实施形态之突触部之负荷控制信号之电压的变化图。图35系显示本发明第十五种实施形态中使用之BIT的极化磁滞特性图。图36系将面积比RS作为参数,显示第十五种实施形态之突触部之负荷控制信号之电压、与藉此所设定之负荷系数的相关关系图。图37系显示依据公式(12)求出之最佳RS与强电介质膜之极化値的相关关系图。图38系本发明第十六种实施形态之神经元元件的等效电路图。图39系仅取出第十五种实施形态之强电介质闸极电晶体与选择电晶体之电容器成分的等效电路图。图40系先前公报上记载之第二种先前例之神经元元件的等效电路图。图41系以图表显示在先前例之控制端子上施加负脉冲信号时之对输入信号之各部电荷量与输出信号的逻辑値。图42系以图表显示在先前例之控制端子上进一步施加振幅大之负脉冲信号时之对输入信号之各部电荷量与输出信号Y的逻辑値。图43(a),(b)分别依序系显示先前例之神经元元件之漂浮间之电位随时间变化的时间图、及显示施加于强电介质膜之电压随时间变化的时间图。图44系简化显示脑部基本单位之构造的区块电路图。图45系简化显示先前例之MOS构造的模式图。图46系显示专利公报中记载之先前例之神经元元件之构造的模式图。图47系显示专利公报中记载之先前强电介质闸极电晶体之构造的剖面图。图48系显示电子贯穿厚度为10nm之热氧化矽膜时之施加电压与隧道电流的关系图。 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