| 主权项 |
1.一种基体触发之静电放电(electrostatic discharge,ESD)防护电路,包含有:具有多指结构(multi-finger layout)之一元件(device),具有复数指闸极、复数之指源极以及至少一指汲极,该指汲极耦接至一接合焊垫(pad),每一指闸极下均寄生有一双极性接面电晶体(bipolar junction transistor,BJT),每一指源极为该等BJT其中之一的射极;复数之暂态电流侦测元件(voltage drop elements),每一暂态电流侦测元件耦接于一对应之指源极与一电源线之间,用以侦测流经一相对应之指闸极的暂态电流(transient current);以及复数之回馈线路(feedback circuits),每一回馈线路耦接于一第一BJT的基极(base)与一第二BJT的射极之间,于ESD事件时,用以触发该第一BJT,以释放ESD电流。2.如申请专利范围第1项之ESD防护电路,其中,该元件系为一NMOS。3.如申请专利范围第1项之ESD防护电路,其中,该元件系为一PMOS。4.如申请专利范围第1项之ESD防护电路,其中,该元件之复数闸指极其中之一系耦接至一电源线。5.如申请专利范围第4项之ESD防护电路,其中,该元件之复数闸指极其中之一系透过一电阻耦接至一电源线。6.如申请专利范围第1项之ESD防护电路,其中,该元件之复数闸指极其中之一系耦接至一前级驱动电路(pre-driver)。7.如申请专利范围第1项之ESD防护电路,其中,该等暂态电流侦测元件系为复数之电阻。8.如申请专利范围第7项之ESD防护电路,其中,每一该等电阻系以该第一型导电型之一井电阻设于一第二导电型基体所构成。9.如申请专利范围第1项之ESD防护电路,其中,该等暂态电流侦测元件系为复数之电感(inductor)。10.如申请专利范围第1项之ESD防护电路,其中,该等暂态电流侦测元件系包含一二极体。11.如申请专利范围第1项之ESD防护电路,其中,该等暂态电流侦测元件系包含复数顺向串联之二极体。12.如申请专利范围第1项之ESD防护电路,其中,该回馈线路系连接该第一BJT之基极与该第二BJT之集极。13.如申请专利范围第1项之ESD防护电路,其中,该回馈线路系同时连接该第一BJT之基极、一第一BJT之集极与该第二BJT之集极。14.如申请专利范围第1项之ESD防护电路,其中,该元件系为一堆叠式MOS。15.一种具有高效能之静电放电防护能力的一种金氧半电晶体结构,设于一第二导电型之一基体(substrate)上,包含有:该第二导电型之一防护环(guard ring),形成于该基体上,作为该基体之电性连接点;复数之指结构,被该防护环所包围,每一指结构包含有一指闸极、一指源极、一指汲极以及一基体电流进入点,该指源极系以一第一导电型之一第一掺杂区所构成,该指汲极系以该第一导电型之一第二掺杂区所构成,耦接至一接合焊垫,该指闸极设于该第一掺杂区与该第二掺杂区之间,该基体电流进入点系以被该第二掺杂区包围之该第二导电型之一第三掺杂区所构成,该指闸极附近之该第一掺杂区、该基体与该第二掺杂区系构成一寄生之双极性接面电晶体;复数之井电阻,每一井电阻之一端耦接至该等指源极其中之一,每一井电阻之另一端耦接至一电源线;以及内连接线路(internal connection circuits),用以耦接该等指源极其中之一至该等该基体电流进入点其中之一,以在ESD事件时,流经一第一寄生BJT与一相连之井电阻的电流,可以触发一第二寄生BJT。16.如申请专利范围第15项之金氧半电晶体结构,其中,每一该等井电阻系由该第二导电型之一井区,设于该第一掺杂区与一第四掺杂区之间,该第四掺杂区耦接至该电源线。17.如申请专利范围第15项之金氧半电晶体结构,其中,该第一掺杂区与该第四掺杂区之间另设有一场氧化层区,以增加该等井电阻之一的电阻値。18.如申请专利范围第15项之金氧半电晶体结构,其中,该第二掺杂区与该第三掺杂区之间设有一场氧化层区,用以分隔该第二掺杂区与该第三掺杂区。19.如申请专利范围第15项之金氧半电晶体结构,其中,该第二掺杂区与该第三掺杂区之间设有一虚置闸结构(dummy gate),用以分隔该第二掺杂区与该第三掺杂区。图式简单说明:第1图为一习知的具有ESD防护效能的输入埠;第2A图为一习知的多指结构之MOS的布局图;第2B图为第2A图之一剖面图;第3图显示一习知的闸极耦合技术;第4图显示一习知的基体触发技术;第5图为本发明的基体触发之ESD防护电路,以NMOS实施时的概念示意图;第6图为多指结构之NMOS单纯只是作为ESD防护元件时之一实施例;第7图为多指结构之NMOS作为一驱动器时之一实施例;第8图为多指结构之PMOS单纯只是作为ESD防护元件时之一实施例;第9图为多指结构之PMOS作为一驱动器时之一实施例;第10图为一依据本发明,具有4指结构之多指结构NMOS的布局图(layout);第11A图与第11B图分别为沿着第10图中XX'线与YY'线的剖面图;第12图至第15图为依据本发明,可以同时触发多个BJT的四个实施例;第16图为一可以用于第12图的多指结构之NMOS剖面图;第17图为指汲极与基体电流进入点之间以虚闸结构隔绝之多指结构NMOS的布局图;第18图为第17图之剖面图,但其回馈线路使其寄生之BJT可循序的触发;第19图为第17图之剖面图,但其回馈线路使其寄生之BJT可同时的触发;第20图至第22图分别以一电感、一二极体以及串联之复数二极体作为本发明中的暂态电流侦测元件;以及第23图为本发明应用于堆叠式NMOS的一实施例。 |
