| 主权项 |
1.一种半导体装置,包括:一半导体基底;一内部电路,形成在半导体基底:以及一保护电路,用以保护内部电路免于静电放电崩溃;其中该保护电路包括:一第一浮置闸极MOSFET,该第一浮置闸极MOSFET具有一源极-汲极路径,设置在一输入/输出线和一定电位线;一控制闸极,连接到该输入/输出线;以及一浮置闸极,连接到该定电位线或第一条线。2.如申请专利范围第1项所述之半导体装置,其中该浮置闸极经过一浮置闸极电阻,连接到该定电位线。3.如申请专利范围第1项所述之半导体装置,其中该第一浮置闸极MOSFET具有一背部闸极,经过一背部闸极电阻器,连接到定电位线。4.如申请专利范围第1项所述之半导体装置,其中该第一浮置闸极MOSFET为一nMOSFET,而且该定电位线为一接地线。5.如申请专利范围第1项所述之半导体装置,其中该第一浮置闸极MOSFET为一pMOSFET,而且该定电位线为一高电压电源线。6.如申请专利范围第1项所述之半导体装置,其中该保护电路包括:一第二浮置闸极MOSFET,该第二浮置闸极MOSFET有一源极-汲极路径,设置在一输入/输出线和另外定电位线;一控制闸极,连接到该输入/输出线;以及一浮置闸极,经过一浮置闸极电阻,连接到该另外定电位线。7.如申请专利范围第1项所述之半导体装置,其中该保护电路另外包括:一第二浮置闸极MOSFET,该第二浮置闸极MOSFET有一源极-汲极路径,设置在一输入/输出线和另外定电位线;一控制闸极,连接到该输入/输出线;以及一浮置闸极,连接到该第一条线,用以连接到该内部电路。8.如申请专利范围第1项所述之半导体装置,其中该第一浮置闸极MOSFET包括:复数浮置闸极MOSFET,该等浮置闸极MOSFET彼此并联连接,且导电性相同。9.如申请专利范围第8项所述之半导体装置,其中该第一浮置闸极MOSFET在每个该控制闸极和该浮置闸极有复数指部。10.如申请专利范围第3项所述之半导体装置,其中该源极-汲极路径是形成在一井区。11.如申请专利范围第10项所述之半导体装置,其中该背部闸极电阻有一阻抗,由一隔离层底部和该井区底部之间所决定。12.如申请专利范围第1项所述之半导体装置,其中该浮置闸极由掺杂杂质的复晶矽制成。13.如申请专利范围第12项所述之半导体装置,其中根据输入的过大电压而形成一空乏层在该浮置闸极或该控制闸极。14.如申请专利范围第13项所述之半导体装置,其中该浮置闸极的杂质浓度为1018~1019原子/立方公分。15.如申请专利范围第1项所述之半导体装置,其中该控制闸极可为一矽层。16.如申请专利范围第1项所述之半导体装置,其中该控制闸极包括复晶矽。17.如申请专利范围第1项所述之半导体装置,其中该控制闸极和该浮置闸极,从上面观察是部份互相重叠。18.如申请专利范围第1项所述之半导体装置,其中该至少一浮置闸极MOSFET包含复数彼此互相串联且传导性相同的MOSFET。19.一种半导体装置,包括:一半导体基底;一内部电路,形成在半导体基底;以及一保护电路,用以保护内部电路免于静电放电崩溃;其中该保护电路包括:一第一浮置闸极MOSFET,该第一浮置闸极MOSFET有一源极-汲极路径,设置在一第一输入/输出线和一第二输入/输出线之间;一控制闸极,连接到该第一输入/输出线;以及一浮置闸极,连接到接地线。20.如申请专利范围第19项所述之半导体装置,其中该保护电路另外包括:一第二浮置闸极MOSFET,和该第一浮置闸极MOSFET的导电性相同,该第二浮置闸极MOSFET有一源极-汲极路径,设置在第一输入/输出线和该第二输入/输出线之间;一控制闸极,连接到该第二输入/输出线;以及一浮置闸极,连接到该接地线。图式简单说明:第1A图为第一习知的ESD保护电路。第1B图为第1A图的结构图。第2图为第二习知的ESD保护电路。第3图为第三习知的ESD保护电路。第4图为本发明之第一实施例的ESD保护电路。第5图为本发明之第一实施例的另一ESD保护电路。第6图为第4图之上层平面图。第7图为第4图之结构图。第8图为本发明之第一实施例和习知的保护电路的电流特性图。第9图为本发明之第二实施例的ESD保护电路。第10图为本发明之第三实施例的ESD保护电路。第11图为本发明之第四实施例的ESD保护电路。第12A图为本发明之第五实施例之结构图。第12B图为本发明之第五实施例的ESD保护电路。第13A,13B图为本发明之第五实施例电压剖面图。第14图为本发明之第五实施例之效率图。 |
