| 主权项 |
1.一种记忆体元件,包含:一场氧化物,其具有定义该记忆体元件之该有效区域之该宽度界限的隔开、互相面对的阻障墙,该场氧化物系在第一传导型态的一基板上;一源极区域,其扩散入该基板,并经过纵长方向里的该元件,从一场氧化物阻障层延伸到该对面的场氧化物阻障墙;一汲极区域,其扩散入该基板,并与定义其间之一通道区域的该源极区域隔开,该汲极区域的相对端点毗邻该相对的场氧化物阻障墙,该源极与汲极区域系为相反于该第一传导型态的第二传导型态;一第一闸极氧化物,其覆盖该通道区域;一氧化物窗孔区域,其从该通道区域内延伸到该场氧化物阻障墙的一选择阻障墙内,该氧化物窗孔区域并未延伸到该相对的场氧化物阻障墙,而且没有延伸到该源极与汲极区域,该氧化物窗孔区域的特征为定义该通道区域上之一第一地带之该第一闸极氧化物的一凹进开口,以及定义该选择场氧化物阻障墙上一第二地带之该选择场氧化物阻障墙里的一凹进开口;一传导浮动闸极层,其覆盖包括该氧化物窗孔区域之所有该第一地带之该第一闸极氧化物。2.如申请专利范围第1项之记忆体元件,其中该第一地带完全地放置于该通道区域内,并且没有与该源极区域、汲极区域以及该相对场氧化物阻障墙接触,该第一地带内之该第一闸极氧化物的该区域则进一步具有有助于Fowler-Nordheim隧道效应的厚度。3.如申请专利范围第2项之记忆体元件,其中该第一地带内之该第一闸极氧化物的该区域则具有小于80埃的厚度。4.如申请专利范围第1项之记忆体元件,其中该氧化物窗孔区域的至少一尺寸系由在该记忆体元件之制造中所使用之该制造装置之最小特征尺寸解析度所定义,该第一地带包围小于该氧化物窗孔区域之区域的一区域。5.如申请专利范围第1项之记忆体元件,进一步具有至少一介电薄膜于该传导性浮动闸极上,以及进一步具有一传导性控制闸极层于该至少一介电薄膜上。6.如申请专利范围第5项之记忆体元件,其中该窗孔区域形成一矩形凹痕于该浮动闸极层、于该至少一介电薄膜与于该控制闸极层里,该矩形凹痕具有一较高脊与一较低平面的特色,该较低平面系藉由该较高脊而完全地密封于该通道区域内的三边上。7.如申请专利范围第5项之记忆体元件,其中该传导性控制闸极层延伸于该相对的场氧化物阻障层上,并超越之。8.如申请专利范围第7项之记忆体元件,其中该传导性浮动闸极层系与该相对的场氧化物阻障层部分地重叠。9.如申请专利范围第8项之记忆体元件,其中该浮动闸极层与该控制闸极层系为多晶矽层。10.如申请专利范围第1项之记忆体元件,其中该场氧化物阻障层系至少部分地配置入该基板内。11.一种制造具有一电荷传送区域之一记忆体元件的方法,该区域的一尺寸小于由制造该记忆体元件所使用之制造装置所定义之最小制程特征尺寸,该方法包含:形成场氧化物区域,该区域具有定义该记忆体元件之该有效区域之该宽度界限之间隔、相对的阻障墙,该场氧化物系形成于第一传导型态的一基板上;建立一第一闸极氧化物于由该相对场氧化物阻障墙所定义之该有效区域内;定义一窗孔区域,其具有相等于该最小制程特征尺寸的尺寸,该窗孔区域系定义以部分地包围该有效区域,且部分地仅仅包围该场氧化物区域的一选择场氧化物区域,在该有效区域内之该窗孔区域的部分系为一电荷传送区域,而该选择场氧化物区域内的该窗孔区域部分系为一非电荷传送区域;蚀刻去该定义窗孔区域内的氧化物,蚀刻去之氧化物的数量则实质地相等于该第一闸极氧化物的该厚度,藉此该基板系曝露于该窗孔区域内;成长一通道氧化物于该窗孔区域之该电荷传送与无电荷传送区域的两者,该通道氧化物则至多是该第一闸极氧化物的一半厚;敷设一第一多晶矽片层于该第一闸极氧化物上,并从该场氧化物阻障墙延伸到该相对的场氧化物阻障墙,该第一多晶矽片则部分地覆盖该相对场氧化物阻障层的两者,该第一多晶矽片完全地覆盖该窗孔区域的该电荷传送区域,以致于该电荷-传送区域不会延伸到该第一多晶矽片的该界限;以至少一介电薄膜来覆盖该第一多晶矽片层;敷设一第二多晶矽片层于该至少一介电薄膜与该第一多晶矽片层之上,该第二多晶矽片层则延伸超过该场氧化物区域两者;施加一离子植入步骤,以在该第一与第二多晶矽片层的任一边上建立源极与汲极区域,该汲极与源极区域则距该窗孔区域的该电荷传送区域很遥远。12.如申请专利范围第11项之方法,其中该窗孔区域内的该氧化物则藉由一湿式蚀刻步骤而来移除。13.如申请专利范围第11项之方法,其中该窗孔区域内的该氧化物则藉由一乾式蚀刻步骤而来移除。14.如申请专利范围第11项之方法,其中该窗孔区域内的该氧化物系由一湿式蚀刻与乾式蚀刻步骤之结合所移除。15.如申请专利范围第11项之方法,其中该窗孔区域则使用遮罩来定义。16.如申请专利范围第11项之方法,其中该通道氧化物系成长于该有效区域内,厚度小于80埃。17.如申请专利范围第11项之方法,其中该第一闸极氧化物系小于400埃。18.如申请专利范围第11项之方法,其中该第一与第二多晶矽片层则受到各自的离子植入,以使它们具传导性。19.如申请专利范围第11项之方法,进一步包括在该第一多晶矽层片铺设之后以及在该第二闸极氧化物形成之前的一临限电压调整离子植入,该临限电压调整离子植入系施加到该第一多晶矽片层的有效区域。20.如申请专利范围第11项之方法,其中该第二多晶矽片层在该有效区域内的距离则较大于该第一多晶矽片层,该第二多晶矽层片则延伸以覆盖该第一多晶矽片的一边,且覆盖一部份的该有效区域。21.如申请专利范围第18项之方法,进一步包括进入沿着该第二多晶矽片层所未覆盖之该第一多晶矽片层边侧之该基板的一离子植入,该离子植入系在施加该离子植入步骤之前,建立源极与汲极区域,该离子植入具有比建立源极与汲极区域之该离子植入步骤中所使用还低的离子浓度。22.一种制造一可按比例缩小之非挥发性记忆体元件的方法,该方法包含:选择一比例系数,该比例系数乃由制造该记忆体元件所使用之该制造装置所定义之该最小制程特征尺寸所限制;将该比例系数施加到一第一正电力轨道,而且将一较大比例系数施加到一第二正电力轨道,该第二电力轨道则大约比该第一电力轨道大三倍;以该第二正电力轨道之该数値为基础来决定一电荷传送区域的该尺寸,该电荷传送区域的该尺寸,其系小于由制造该记忆体元件所使用之该制造装置所定义之最小制程特征尺寸;形成具有间隔、相对阻障墙的场氧化物区域,该阻障墙定义该记忆体元件之该有效区域之该宽度界限,该场氧化物则形成于第一传导型态的一基板上;建立一第一闸极氧化物于该有效区域内,该区域则由该相对场氧化物阻障墙所定义;定义一窗孔区域,其具有相等于该最小制程特征尺寸的尺寸,该窗孔区域则定义成部分包围该有效区域并部分地包围该场氧化物区域的仅仅一选择场氧化物区域,该有效区域内之该窗孔区域的该部分系为该电荷-传送区域,而且该选择场氧化物区域内之窗孔区域的该部分系为一无电荷-传送区域;蚀刻以从该定义窗孔区域内移除氧化物,蚀刻去的该氧化物数量系实质地相等于该第一闸极氧化物的该厚度,藉此该基板系露出于该窗孔区域内;成长一通道氧化物于该窗孔区域之该电荷传送与无电荷传送区域的两者,该通道氧化物则至多是该第一闸极氧化物的一半厚;敷设一第一多晶矽片层于该第一闸极氧化物上,并从该场氧化物阻障墙延伸到该相对的场氧化物阻障墙,该第一多晶矽片则部分地覆盖该相对场氧化物阻障层的两者,该第一多晶矽片完全地覆盖该窗孔区域的该电荷传送区域,以致于该电荷-传送区域不会延伸到该第一多晶矽片的该界限,该第一多晶矽片层的该长度尺寸系垂直该记忆体元件之该有效区域的该宽度界限,该多晶矽片的该长度系为该选择比例系数的基础;以一第二闸极氧化物来覆盖该第一多晶矽片层;敷设一第二多晶矽片层于该第二闸极氧化物与该第一多晶矽片层之上,该第二多晶矽片层则延伸超过该场氧化物区域两者;施加一离子植入步骤,以在该第一与第二多晶矽片层的任一边上建立源极与汲极区域,该汲极与源极区域则距该窗孔区域的该电荷传送区域很遥远。23.如申请专利范围第22项之方法,其中该窗孔区域则使用遮罩来定义。24.如申请专利范围第22项之方法,其中该通道氧化物系成长于该有效区域内,厚度小于80埃。25.如申请专利范围第22项之方法,其中该第一闸极氧化物系小于400埃。26.如申请专利范围第22项之方法,其中该第一与第二多晶矽片层则受到各自的离子植入,以使它们具传导性。27.如申请专利范围第22项之方法,进一步包括在该第一多晶矽层片铺设之后以及在该第二闸极氧化物形成之前的一临限电压调整离子植入,该临限电压调整离子植入系施加到该第一多晶矽片层以下的有效区域。28.如申请专利范围第22项之方法,其中该第二多晶矽片层在该有效区域内的长度则较大于该第一多晶矽片层,该第二多晶矽层片则延伸以覆盖该第一多晶矽片的一边,且覆盖一部份的该有效区域。29.如申请专利范围第22项之方法,进一步包括进入沿着该第二多晶矽片层所未覆盖之该第一多晶矽片层边侧之该基板的一离子植入,该离子植入系在施加该离子植入步骤之前,建立源极与汲极区域,该离子植入具有比建立源极与汲极区域之该离子植入步骤中所使用还低的离子浓度。30.如申请专利范围第22项之方法,其中建立源极与汲极区域的该离子植入步骤系为一垂直植入,藉此该源极与汲极区域系自我对准到该第一与第二多晶矽片层。图式简单说明:图1系为先前技艺堆叠闸极,非挥发性记忆体元件的横剖面图。图2系为沿着图1之先前技艺非挥发性记忆体元件之线2-2所撷取的剖面图。图3系为另一先前技艺记忆体元件的透视图。图4系为并入一选择电晶体之先前技艺记忆体元件的横剖面图。图5到图7显示在具有通道氧化物之先前技艺记忆体元件之结构中种种的制程步骤,该通道氧化物的长度则小于以构成该记忆体元件所使用之制造装置之最小解析度而可得到的长度。图8与图9显示根据本发明而设计之记忆体元件的配置图。图10系为根据本发明而设计之部分架构的记忆体元件的透视图。图11系为根据并入一选择电晶体之本发明而设计之记忆体元件的透视图。图12系为沿着图8之线10-10所撷取之记忆体元件的横剖面图。图13系为沿着图8之线13-13所撷取之记忆体元件的横剖面图。图14(A)、(B)至图19(A)、(B)则显示制造根据本发明而设计之记忆体元件的各种制程步骤。图20系为根据本发明第一具体例而设计之记忆体元件的横剖面图。图21系为根据本发明第二具体例而设计之记忆体元件的横剖面图。 |
