| 主权项 |
1.一种半导体晶片,其具有一电路藉由与内嵌的PLL(锁相回路)或是DLL(延迟锁定回路)所产生的时脉同步将资料与信号从平行转换成串列或是从串列转换成平行,该半导体晶片的特征为包括第一,第二,第三及第四内部电压产生器(第一至第四装置)用以利用降低外部电压以产生内部电压,该第一内部电压产生器系供当该半导体处于主动模式(非电源下降模式)时之周边电路使用的电压源,该第二内部电压产生器系供当该半导体晶片处于主动模式时之PLL元件(PLL中的VCO PFD及充电器)使用的电压源,该第三内部电压产生器系供当该半导体晶片处于被动模式时之周边电路使用的电压源,而该第四内部电压产生器则系供当该半导体晶片处于被动模式时之PLL元件使用的电压源,当该晶片处于主动模式时,所有第一到第四内部电压产生器都处于主动操作模式中,而周边电路所使用的内部电压则会由第一参考电压产生器(第五装置)设定电压准位,而PLL元件所使用的内部电压则会由第二参考电压产生器(第六装置)设定电压准位,PLL元件所使用的内部电压会大于周边电路所使用的内部电压。2.一种半导体晶片,其具有一电路利用与内嵌的PLL(相锁回路)或是DLL(延迟锁定回路)所产生的时脉同步将资料与信号从平行转换成串列或是从串列转换成平行,该半导体晶片的特征为包括第一,第二,第三及第四内部电压产生器(第一至第四装置)用以利用降低外部电压以产生内部电压,该第一内部电压产生器系供当该半导体处于主动模式(非电源下降模式)时之周边电路使用的电压源,该第二内部电压产生器系供当该半导体晶片处于主动模式时之PLL元件(PLL中的VCO PFD及充电器)使用的电压源,该第三内部电压产生器系供当该半导体晶片处于被动模式时之周边电路使用的电压源,而该第四内部电压产生器则系供当该半导体晶片处于被动模式时之PLL元件使用的电压源,当该半导体晶片处于被动模式期间,该第一及第二内部电压产生器系处于关闭状态中,因此从该外部电压源到该第一及第二内部电压产生器的电流路径会被阻绝,该周边电路所使用的电压源会由第一参考电压产生器经由第三内部电压产生器设定于预设的电压准位,而该PLL元件所使用的电压源则会由第二参考电压产生器经由第四内部电压产生器设定于预设的电压准位,PLL元件所使用的内部电压会大于周边电路所使用的内部电压,该第一及第二内部电压产生器的关闭状态可以利用该半导体晶片之电源下降针脚的输入以达成,而该第三及第四内部电压产生器的预设电压准位则可以以该半导体晶片上的连接衬垫控制,其中当电压加诸于该连接衬垫时,会关闭PLL元件之电压准位所使用的第三及第四内部电压产生器以下降至GND准位,而当加诸于该连接衬垫上的电压为GND或是浮动准位时,第二参考电压产生器及该第三及第四内部电压产生器会将PLL元件所使用的电压准位维持在一固定的电压准位上。3.如申请专利范围第1项或第2项之半导体晶片,其中该第一内部电压产生器系一种差动放大器用以侦测使用于主动操作模式中的参考电压产生器与作为含有一个NMOS电晶体与一个PMOS电晶体之电流路径切换信号的电源下降信号之间的电压差异,该NMOS电晶体形成一通往GND的电流路径并且具有一闸极以接收表示该差动放大器在电源下降模式处于关闭状态的电源下降信号,该PMOS电晶体会连接于该内部及外部电源线之间,该差动放大器尚包括连接于该外部及内部电源线之间的驱动器PMOS电晶体,并且具有一闸极以接收该差动放大器的输出信号,而该驱动器PMOS电晶体的体积大于该PLL元件之内部电压产生器的驱动器的体积。4.如申请专利范围第1项或第2项之半导体晶片,其中该第二内部电压产生器系一种差动放大器其会利用该主动模式所使用的一输入信号及一来自该参考电压产生器的输出信号及该内部电源线的回馈信号并且使用一信号表示该电源下降模式当作一电流路径的切换信号,该差动放大器用以侦测该输入信号及该切换信号之间的电压差异并且含有一个NMOS电晶体与一个PMOS电晶体之电流路径切换信号的电源下降信号之间的电压差异,该NMOS电晶体具有一闸极用以形成一通往GND的电流路径并且于其上加诸一电源下降信号因此当处于电源下降模式时,该电流路径会被关闭,该PMOS电晶体会连接于该内部及外部电源线之间,而该差动放大器的输出信号则会连接到形成于该内部及外部电源线之间的额外驱动器PMOS电晶体的闸极。5.如申请专利范围第1项或第2项之半导体晶片,其中该第三内部电压产生器系一种差动放大器其利用一输入信号及一回馈信号,其会传送该被动模式所使用的该参考电压产生器的输出端点,并且利用来自该连接衬垫的输入信号作为该电流路径的切换信号,该差动放大器用以侦测该输入信号及该切换信号之间的电压差异并且含有一个NMOS电晶体,其具有一闸极用以形成一通往GND的电流路径并且从该连接衬垫接收一信号,因此在电源下降模式中该PLL元件所使用的内部电压产生器之电压准位会设定为一预设的値或是GND,而该差动放大器的输出会连接到形成于该内部及外部电源线之间的一额外驱动器PMOS电晶体的闸极,该差动放大器的输入会连接到串联于该内部电源线与GND之间的电阻中的点,而该驱动器PMOS电晶体的体积大于被动模式中该PLL元件之内部电压产生器的驱动器的体积。6.如申请专利范围第1项或第2项之半导体晶片,其中该第四内部电压产生器系一种差动放大器其利用一输入信号及一回馈信号,其会传送该被动模式所使用的该参考电压产生器的输出端点及该内部电源线的电压分割电阻,并且利用来自该连接衬垫的输入信号作为该电流路径的切换信号,该差动放大器用以侦测该输入信号及该切换信号之间的电压差异并且含有一个NMOS电晶体,其具有一闸极用以形成一通往GND的电流路径并且从该连接衬垫接收一信号,因此在电源下降模式中该PLL元件所使用的内部电压产生器之电压准位会设定为一预设的値或是GND,而该差动放大器的输出会连接到形成于该内部及外部电源线之间的一额外驱动器PMOS电晶体的闸极,该差动放大器的输入会连接到串联于该内部电源线与GND之间的电阻中的点。7.如申请专利范围第1项或第2项之半导体晶片,其中该第五装置会产生一用以输入到该内部电压信号的参考电压信号用以在该半导体晶片的主动模式(也就是,非电源下降模式)期间产生该周边电路及该PLL元件使用的内部电源信号,该第五装置(该第一参考电压产生器)系由连接于该外部电源及该GND之间的电阻或是电晶体阻抗所形成并且不管是否为电源下降模式都会维持于开启状态,而该参考电压会大于被动操作模式中该输出的输出电压的两倍。8.如申请专利范围第1项或第2项之半导体晶片,其中该第六装置会产生一用以输入到该内部电压信号的参考电压信号用以在该半导体晶片的被动模式(也就是,电源下降模式)期间产生该周边电路及该PLL元件使用的内部电源信号,该第五装置(该第一参考电压产生器)系由连接于该外部电源及该GND之间的电阻或是电晶体阻抗所形成并且不管是否为电源下降模式都会维持于开启状态,而该参考电压会小于被动操作模式中该输出的输出电压的一半。9.一种半导体晶片,其有与一时脉同步的内嵌式PLL或是DLL并且具有一电路用以将串列式信号或资料转换成同步于该时脉的平行资料,一资料映对电路藉由产生七段的PLL输出信号将该串列信号平行化,并且包括一PLL VCO(第七装置)其为七段式并且藉由连接七个可以控制该便源及GND的电压准位的反向器单元以产生不同相位的信号,而该资料映对电路包括一第一子电路元件(第八装置)具有两级的反向闩及三个不同的PLL输出,以及一第二子电路元件(第九装置)具有三级的反向闩及三个不同的PLL输出,因此七个串列化的资料会平行于一单一外部时脉。10.如申请专利范围第9项之半导体晶片,其中该第七装置系一震荡器具有七个PLL VCO反向器,其中每个输入系连接到每个随后的输出并且会从内部电压产生器接收电源信号,其产生的电压准位会低于外部电源,该震荡器会使用一输入信号以及该反向器单元循环(cycle)的控制信号,而来自该VCO的输出信号周期约为5ns到100ns。11.如申请专利范围第9项之半导体晶片,其中该第八装置系一资料映对电路元件闩,针对一单一周期及平行状态中,该串列资料系从该半导体晶片的外部提供,并且包括一第一PLL输出级连接到由PMOS与NMOS电晶体所组成的传输电晶体的闸极及第二与第三PLL输出级,该传输电晶体具有一输出连接到该反向闩的闸极,而该第二与第三PLL输出级尚会利用在NAND闸的两个输入都处于高准位时开启一额外的传输电晶体的闸极用以闩住来自前面的闩的输出。12.如申请专利范围第9项之半导体晶片,其中该第九装置系一资料映对电路元件闩,针对一单一周期及平行状态中,该串列资料系从该半导体晶片的外部提供,并且包括一第一PLL输出级连接到由PMOS与NMOS电晶体所组成的传输电晶体的闸极及第二与第三PLL输出级,该传输电晶体具有一输出连接到该反向器闩的闸极,而该传输电晶体的输出同时会作为该第三反向闩的输入信号,而该第二与第三PLL输出级尚会利用在NAND闸的两个输入都处于高准位时开启一额外的传输电晶体的闸极用以闩住来自前面的闩的输出。图式简单说明:图1所示的系根据本发明之架构示意图。图2(图2A、图2B、图2C)所示的系本发明之第一应用电路。图3(图3A、图3B)所示的系本发明应用电路之内部电源产生电路。图4(图4A、图4B)所示的系根据本发明用于PLL之内部电源产生电路。图5所示的系被动模式中内部电源产生器的不同实例。图6所示的系根据本发明之VCO电路8。图7所示的系根据本发明之第一资料映对电路。图8所示的系根据本发明之第二资料映对电路。图9所示的系根据本发明之道特(Dout)缓冲器的错误校正电路。图10(图10A、图10B)所示的系根据本发明信号之间的时序关系。图11(图11A、图11B)所示的系根据本发明之另一个信号之间的时序关系。图12所示的系根据本发明资料映对电路的信号之间的时序图。图13所示的系先前电路的示意图。图14(图14A、图14B、图14C、图14D)所示的系先前架构的应用电路54及55。图15所示的系先前架构的时序图。 |
