| 主权项 |
1.一种用于从讯号源配送讯号给多个目的地节点之装置,包括:滙流排节点阵列,具有至少三列及三行滙流排节点,每一滙流排节点对应于该多个目的地节点之分别的节点,每一列滙流排节点包含至少三滙流排节点,且每一行该滙流排节点包含至少三滙流排节点;多个第一链环滙流排,一第一链环滙流排用于该复数列滙流排节点中每一列,每一第一链环滙流排链结该复数列滙流排节点的分别列之所有滙流排节点,及每一第一链环滙流排具有二端;至少一第二链环滙流排,每一第二滙流排对应于该复数行滙流排节点中的分别行并链结该复数行的滙流排节点之对应行的所有滙流排节点;多个导体,每一导体均在接近该第一链环滙流排的该复数端处连接,使得每一第一链环滙流排链结至该第一链环滙流排中至少其它一滙流排,并使得该导体与该第一及第二链环滙流排形成封闭栅式滙流排,该封闭栅式滙流排导电地连接该滙流排节点阵列的所有该滙流排节点;第一机构,用于导电地链结该封闭栅式滙流排至该讯号源;及第二机构,用于导电地链结每一该滙流排节点至其对应的目的地节点。2.如申请专利范围第1项之装置,其中该第二机构包括:多个隔离电阻器,每一隔离电阻器连接至该滙流排节点阵列中对应的滙流排节点;及第三机构,用于链结每一该隔离电阻器至该目的地节点中分别的节点。3.如申请专利范围第1项之装置,又包括:第一电路板层;及第二电路板层,其中该多个第一链环滙流排包括形成于该第一电路板层上的第一轨迹,其中该多个第二链环滙流排及该多个导体包括形成于该第二电路板层上的第二轨迹,及其中该滙流排节点包括延伸经过该第一与第二电路板层之一的第一导线孔阵列。4.如申请专利范围第3项之装置,其中该第二机构包括:多个隔离电阻器,每一隔离电阻器均连接至该滙流排节点阵列中对应的滙流排节点;及第三机构,用于链结每一该隔离电阻器至该目的地节点中分别的节点。5.如申请专利范围第4项之装置,又包括:第三电路板层,其中该多个隔离电阻器安装于该第三电路板层上;及多个第二导线孔,延伸经过该第一、第二及第三层中至少一层并链结每一隔离电阻器至其对应的滙流排节点。6.一种在积体电路测试器频道与半导体晶圆表面上的多个输入/输出(I/O)垫之间提供讯号路径之装置,包括:多个滙流排节点,每一滙流排节点均对应分别的该I/O垫;封闭栅式滙流排提供连接该多个节点之导电路径;第一机构,用于导电地链结每一节点至其对应的I/O垫;及第二机构,用于导电地链结积体电路测试器频道至封闭栅式滙流排。7.如申请专利范围第6项之装置,又包括电路板,其中该导电路径包括形成于该电路板上的轨迹。8.如申请专利范围第6项之装置,其中该封闭栅式滙流排包括:核心滙流排,链结多个该I/O垫;多个链环滙流排,每一链环滙流排均对应于分别的多个该I/O垫,每一链环滙流排均链结其对应的多个该I/O垫,每一链环滙流排均具有连接至该核心滙流排之近端,且每一链环滙流排均具有远端;及多个导体,在接近该链环滙流排之远端连接,以致于每一链环滙流排链结至该链环滙流排中至少其它一滙流排。9.如申请专利范围第6项之装置,其中,用于导电地链结每一节点至其对应的I/O垫之该第一机构包括弹簧接点。10.一种在积体电路测试器频道与半导体晶圆表面上的输入/输出(I/O)垫阵列之间提供讯号路径之装置,包括:电路板,包含第一电路板层及第二电路板层;导线孔阵列,延伸经过该第一及第二电路板层中至少一者,具有至少三列及三行之导线孔,每一导线孔均对应分别的一该I/O垫,每一列导线孔包含至少复数个导线孔,且每一行导线孔包含至少三导线孔;第一轨迹,安装于该第一电路板层上,一第一轨迹用于每一该导线孔列,每一第一轨迹链结其对应的导线孔列之所有的导线孔;第二轨迹,安装于该第二电路板层上并于第二方向上延伸,一第二轨迹对应于分别的该导线孔行并链结其对应的导线孔行之所有的导线孔,其中该第一及第二轨迹以及该导线孔形成封闭栅式滙流排;第一机构,用于导电地链结该封闭栅式滙流排至该测试器频道;及第二机构,用于导电地链结每一该导线孔至其对应的I/O垫。11.如申请专利范围第10项之装置,其中该第二机构包括:多个隔离电阻器,每一隔离电阻器连接至该导线孔阵列中对应的导线孔;及第三机构,用于链结每一该隔离电阻器至该I/O垫之中一分别的I/O垫。12.如申请专利范围第11项之装置,又包括:第三电路板层,该多个隔离电阻器安装于该第三电路板层上;及第四机构,用于链结每一隔离电阻器至其对应的导线孔。13.如申请专利范围第12项之装置,其中该第四机构包括延伸经过该第一、第二及第三电路板层之中至少一者之导线孔。14.如申请专利范围第10项之装置,其中用于导电地链结每一该导线孔至其对应的I/O垫之该第二机构包括:多个接点垫,安装于该电路板上,每一接点垫均对应于该I/O垫之中分别的一I/O垫;链结机构,用于导电地链结每一接点垫至该导线孔之中分别的一导线孔;及多个弹簧接点,每一弹簧接点均延伸于该I/O垫之中分别的一I/O垫与其对应的接点垫之间。图式简单说明:图1系显示传统的链环滙流排;图2系显示传统的星式滙流排;图3系显示传统的株式滙流排;图4系图3的部份株式滙流排之等效电路图;图5系时序图,显示测试讯号波前出现在图4的株式滙流排的二节点处;图6系晶圆等级积体电路测试器之测试头的简化侧视图,其经由采用根据本发明之封闭栅式滙流排之连接结构以接取实施于半导体晶圆上的积体电路;图7系测试头、晶圆、及图6的系统之简化电气方块图;图8系根据发明之封闭栅式滙流排的实施例之平面视图;图9系时序图,显示经由图8的封闭栅式滙流排抵达之图6的晶圆上之二I/O垫所看见的测试讯号波前的出现;图10-12系显示图8的封闭栅式滙流排之修改版;图13系含有IC阵列的半导体晶圆之部份的简化平面视图;图14-18系根据发明之连接结构的五层中每一层之部份的平面视图(未依比例),其实施根据发明之六个封闭栅式滙流排;及图19系彼此叠加的图14-16的层之平面视图。 |
