| 主权项 |
1.一种测试图案产生电路,其主要系针对一可产生1次以上之由集合多个一定的位元数以及时刻数之图案列而成的图案列群的电路,其特征在于:具有:上述图案列群内之图案列全部都相同的同一图案列产生部及;将由上述同一图案列产生部所产生的图案列群当作输入,让在上述图案列群内之图案列中的一部分的位元反转,根据图案列群,图案列群内图案列编号,以及图案列内时刻,而变更作反转之图案内位元位置之电路的位元反转控制部。2.如申请专利范围第1项之图案产生电路,上述同一图案产生部至少具有1个线性回馈移位暂存器、与在产生上述图案列群之一个的期间,可持续保持在上述线性回馈移位暂存器内之暂存器之初始値的暂存器。3.如申请专利范围第1项或第2项之图案产生电路,上述位元反转控制部具有如包含有:在所输入的图案列群内,没有反转位元时图案列、1个图案的一部分或全部的位元已反转的图案列、连续或具有所设定之图案数之间隔多个图案的一部分或全部的位元已反转的图案列的全部或一部分的图案列般地来控制位元反转的控制电路。4.一种测试图案产生电路,其特征在于:具有:多个的线性回馈移位暂存器,以及控制成上述多个的线性回馈移位暂存器分别产生疑似乱数图案的模式,全部或一部分的线性回馈移位暂存器成为一体,而作为一个移位暂存器动作来产生图案之模式的电路。5.一种半导体积体电路,其特征在于:将如申请专利范围第1项之测试图案产生电路、以及测试对象电路集成在一起,而连接有被贴在上述测试对象电路内之扫描链之输入信号线或针对测试对象电路之外部输入信号线,与上述测试图案产生电路的输出信号线。6.一种半导体积体电路之测试方法,其主要系针对一将测试图案的信号加到具有扫描链之输入信号线或外部输入信号的测试对象电路,而将上述测试对象电路的响应图案与期待値加以比较之半导体积体电路之测试方法,其特征在于:上述测试图案之信号的产生步骤如下:产生在集合一定之位元数及时刻数的图案列而成之图案列群内的图案列全部相同之同一图案列的步骤,以及让上述同一图案列之图案列群的图案列中的一部分的位元反转,根据图案列群及图案列群内图案列线号,以及图案列内时刻,来变更作反转之图案内位元位置的步骤。7.如申请专利范围第6项之半导体积体电路之测试方法,用于产生上述同一图案列之步骤的同一图案列产生方法,具有:产生用于检测上述所假定之故障之测试图案的集合的第一步骤,考虑将上述测试图案的集合转换成图案列的集合,使应设定之图案列的时刻与图案内位元位置的组的集合成为一致,且使在所设定之汉明距离以下的图案列等成为同一群集般,而将上述图案列之集合加以分类的第二步骤,以及针对上述图案列的各群集,从所属的图案列,产生根据针对各个图案列内时刻以及图案内位元位置的多数决所求得的图案列的第三步骤。8.如申请专利范围第6项之半导体积体电路之测试方法,产生上述同一图案列的步骤,具有:产生用于检测上述所假定之故障之测试图案的集合的第一步骤,考虑将上述测试图案的集合转换成图案列的集合,使应设定之图案列的时刻与图案内位元位置的组的集合成为一致,且使在所设定之汉明距离以下的图案列等成为同一群集般,而将上述图案列之集合加以分类的第二步骤,以及针对上述图案列的各群集,从所属的图案列,产生根据针对各个图案列内时刻以及图案内位元位置的多数决所求得的图案列的第三步骤,将在先前步骤所求得的各图案列转换成LFSR之暂存器初始値的第四步骤,以及在先前步骤所求得之LFSR暂存器的初始値中,选择当展开成图案列群时,可以重新检测出故障或是包含测试图案者的第五步骤。9.一种图案产生方法,其主要系针对一产生1次以上之由多个一定的位元数以及时刻数的图案列集合而成之图案列群的方法,其特征在于:在上述图案列群内产生1个成为基准的基准图案列,如成为针对成为上述基准之图案列,而没有反转位元的图案列、1个图案的一部分或全部的位元已反转的图案列、连续或具有所设定之图案数的间隔的多个图案的一部分或全部的位元已反转的图案列的全部、或一部分的图案列般地产生上述图案列群。10.一种半导体积体电路之测试方法,其特征在于:根据第9项所记载的图案产生方法来产生由多个根据由扫描链数及外部输入端子数所决定的位元数及最大扫描链长度以及由单位测试系列长度所决定的时刻数的图案列集合而成的图案列群,且将该图案列群施加到测试对象电路之半导体积体电路1次以上。11.如申请专利范围第10项之半导体积体电路之测试方法,其特征在于:产生成为上述基准之图案列的产生步骤,具有:产生用于检测上述所假定之故障之测试图案的集合的第一步骤,考虑将上述测试图案的集合转换成图案列的集合,使应设定之图案列的时刻与图案内位元位置的组的集合成为一致,且使在所设定之汉明距离以下的图案列等成为同一群集般,而将上述图案列之集合加以分类的第二步骤,以及针对上述图案列的各群集,从所属的图案列,产生根据针对各个图案列内时刻以及图案内位元位置的多数决所求得的图案列,且将其当作上述基准之图案列的第三步骤。12.一种半导体积体电路之测试方法,其主要系针对一经全扫描链之半导体积体电路,其特征在于:在藉由扫描链之移位来设定测试图案的过程中,藉由设置一在不让全部扫描链的输入发生变化的情形下,使扫描链移位的步骤,将相同的逻辑値设定在扫描链上之相邻的记忆元件,而将其当作测试图案来使用。图式简单说明:图1为用于实施本发明之测试方法之电路之一实施例之构成的说明图。图2上述测试对象电路之电路的说明图。图3为LFSR(LFSR)之电路图。图4为本发明之图案产生电路之实施例中之同一图案产生部的第一电路构成例的电路图。图5为本发明之图案产生电路之实施例中之同一图案产生部的第二电路构成例的电路图。图6为本发明之图案产生电路之实施例中之同一图案产生部的第三电路构成例的电路图。图7为本发明之图案产生电路之实施例中之同一图案产生部的第四电路构成例的电路图。图8为本发明之图案产生电路之实施例中之同一图案产生部的第五电路构成例的电路图。图9为同一图案产生部之动作的说明图。图10为本发明之图案产生电路之实施例中之反转控制电路的第一电路构成例的电路图。图11为本发明之图案产生电路之实施例中之反转控制电路的第二电路构成例的电路图。图12为本发明之图案产生电路之实施例中之反转控制电路的第三电路构成例的电路图。图13为本发明之图案产生电路之实施例中之反转控制电路的第四电路构成例的电路图。图14为被使用在上述反转控制电路之n位元计数器的电路图与其动作的说明图。图15为具有本发明之图案产生电路之半导体积体电路(图案产生器)的第一电路构成例的构成以及其动作的说明图。图16为具有本发明之图案产生电路之半导体积体电路的第二实施例的构成的说明图。图17为具有本发明之图案产生电路之半导体积体电路的第三实施例的构成的说明图。图18为具有本发明之图案产生电路之半导体积体电路的第四实施例的构成的说明图。图19为图18之图案压缩器的电路图。图20为具有本发明之图案产生电路之半导体积体电路的第五实施例的构成的说明图。图21为图18所示之半导体积体电路之基本的动作的时序图。图22为用于产生图18所示之半导体积体电路之疑似乱数图案的时序图。图23为用于产生图18所示之半导体积体电路之疑似乱数图案的时序图。图24为当使用图10之反转控制电路时之子图案之情形的说明图。图25为当使用图11之反转控制电路时之子图案之情形的说明图。图26为当使用图12之反转控制电路时之子图案之情形的说明图。图27为当使用图13之反转控制电路时之子图案之情形的说明图。图28为具有本发明之图案产生电路之半导体积体电路的第六实施例的构成以及动作的说明图。图29为图28之半导体积体电路在测试时之详细的动作的说明图。图30为图28之半导体积体电路在测试时之详细的动作的说明图。图31为用于说明在本发明之半导体积体电路中,根据图案产生条件之动作的差异的模式图。图32为用于说明在本发明之半导体积体电路中,根据图案产生条件之动作的差异的模式图。图33为对于本发明之半导体积体电路之测试为必要之资料的抽出方法之一实施例的处理流程图。图34为图33之母图案产生处理的详细的处理流程图。图35为图33之SEED集合产生处理的详细的处理流程图。图36为图33之图案产生处理的详细的处理流程图。图37为本发明之图案产生电路之实施例中之反转控制电路之其他的电路图。图38为当使用图之反转控制电路时之子图案的情形的说明图。 |
