| 主权项 |
1.一种NOR结构半导体记忆装置,包含:一半导体记忆单元阵列,具有复数个半导体记忆单元;复数条位元线,电性连接至该半导体记忆单元阵列且分隔成至少四个位元线群组;复数个位元线电晶体,分隔成至少四个位元线电晶体群组,使得该至少四个位元线电晶体群组中之每一群组皆对应于该至少四个位元线群组中之一群组;复数条主位元线,分隔成至少四个主位元线群组,使得该至少四个主位元线群组中之每一群组对应于该至少四个位元线群组中之一群组;其中该至少四个位元线群组之每一位元线群组中之至少两位元线系分别经由该至少四个位元线电晶体群组中之一对应的位元线电晶体群组中之至少两位元线电晶体而耦合至该至少四个主位元线群中之一对应的主位元线群组中之一主位元线;以及此NOR结构半导体记忆装置中之至少四条相邻的位元线系分别选自于四个相异的位元线群组且耦合至四条相异的主位元线。2.如申请专利范围第1项之NOR结构半导体记忆装置,其中:耦合至该主位元线的该至少两个位元线电晶体系分别由至少两条相异的选择线所控制。3.如申请专利范围第1项之NOR结构半导体记忆装置,其中:该复数个半导体记忆单元系由可程式化记忆单元所组成。4.如申请专利范围第1项之NOR结构半导体记忆装置,其中:在程式化操作期间中,该四条相邻的位元线中之两条相邻的位元线分别经由耦合于其上的主位元线与位元线电晶体而供应有一程式化电压,同时该四条相邻的位元线中之另外两条相邻的位元线分别经由耦合于其上的主位元线与位元线电晶体而接地。5.如申请专利范围第1项之NOR结构半导体记忆装置,其中:在资料读出操作期间中,该四条相邻的位元线中之两条相邻的位元线分别经由耦合于其上的主位元线与位元线电晶体而供应有一感测电流,同时该四条相邻的位元线中之另外两条相邻的位元线分别经由耦合于其上的主位元线与位元线电晶体而接地。6.如申请专利范围第1项之NOR结构半导体记忆装置,其中:耦合至该主位元线的该至少两条位元线中之一条系经由至少四行该半导体记忆单元而分离于该至少两条位元线中之另一条。7.如申请专利范围第1项之NOR结构半导体记忆装置,其中:有至少三条其他的位元线排列于耦合至该主位元线的该至少两条位元线之间。图式简单说明:图1系显示习知的NOR结构半导体记忆装置之示意图;图2系显示依据本发明实施例之NOR结构半导体记忆装置之示意图;以及图3系显示依据本发明另一实施例之NOR结构半导体记忆装置之示意图。 |
