| 主权项 |
1.一种半导体记忆装置,包括:于接收到一更新设定命令便立即进入之一更新动作;以及于接收到一更新解除命令便立即退出之该更新动作,其中执行该更新解除命令至少二个周期。2.如申请范围第1项所述之半导体记忆装置,其中:半导体记忆装置是一同步动态随机存取记忆体,以及该至少二个周期是一外部时脉之二个周期。3.如申请范围第2项所述之半导体记忆装置,其中:该至少二个周期是该外部时脉之连续周期。4.如申请范围第1项所述之半导体记忆装置,其中:该更新解除命令包含一第一更新解除命令,系于该至少二个周期之一第一周期期间被执行,以及一第二更新解除命令于该至少二个周期之一第二周期期间被执行;以及该第一更新解除命令包含接收复数个有一第一预设逻辑组合之控制信号,与该第二更新解除命令包含接收该复数个有该第一预设逻辑组合之控制信号。5.如申请范围第1项所述之半导体记忆装置,其中:该更新解除命令包含在该至少二个周期之一第一周期期间被执行之一第一更新解除命令,在该至少二个周期之一第二周期期间被执行之一第二更新解除命令;以及该第一更新解除命令包含接收复数个有一第一预设逻辑组合之控制信号与该第二更新解除命令包含接收该复数个有一第二预设逻辑组合之控制信号。6.如申请范围第1项所之半导体记忆装置,更包含;一第一命令解码器,基于接收到之更新设定命令,连接以接收复数个外部控制信号并产生一更新设定命令信号;以及一第二命令解码器,基于接收到之更新解除命令,连接以接收复数个外部控制信号并产生一更新解除命令信号。7.一种半导体记忆装置,包含;一设定信号输出电路,连接以接收复数个输入信号,并且,基于该复数个表示一更新设定命令之输入信号中的至少一个,提供一设定信号,将半导体记忆装置之动作设定为一更新模式;一解除信号输出电路,连接以接收该复数个输入信号,并且,基于该复数个表示一更新解除命令之输入信号中之至少一个,提供用以解除该更新模式之一解除信号,其中该更新解除命令包含一第一更新解除命令与一第二更新解除命令,并且于该第一更新解除命令之后接收该第二更新解除命令;一状态闩锁信号输出电路,连接以接收该设定信号与该解除信号,并提供表示一更新模式之一状态闩锁信号,其中设定该更新模式以因应该设定信号以及解除该更新模式以因应该重置信号;以及一启动电路,连接以接收一时脉启动信号及提供有一时脉启动逻辑位准和一时脉关闭逻辑位准之一启动信号,并且于该时脉启动逻辑位准时,启动产生一内部时脉其中,该解除信号输出电路,连接以接收该时脉启动信号,并且,当该启动信号为该时脉启动逻辑位准时,该解除信号输出电路被启动以提供该解除信号。8.如申请范围第7项所述之半导体记忆装置,其中:该复数个输入信号为包含有一列位址闪控信号、一行位址闪控信号、一写入启动信号、一晶片选择信号、位址与资料的群组中之任一个。9.如申请范围第7项所述之半导体记忆装置,其中:该复数个输入信号具有表示该更新设定命令之一第一逻辑组合与表示该第一更新解除命令之一第二逻辑组合。10.如申请范围第7项所述之半导体记忆装置,包含:当该状态闩锁信号表示已设定该更新模式,即启动该启动电路。11.如申请范围第7项所述之半导体记忆装置,其中:该启动电路包含一互补式逻辑闸输入缓冲器。12.如申请范围第7项所述之半导体记忆装置,其中:该状态闩锁信号输出电路包含一RS正反器之设定以因应该设定信号与该RS正反器之重置以因应该解除信号。13.如申请范围第7项所述之半导体记忆装置,其中:该半导体记忆装置为一动态随机存取记忆体以及该更新模式为一自行更新模式。14.一半导体记忆装置,包含:一时脉产生器电路,连接以接收一外部时脉及提供一内部时脉;一设定信号输出电路,连接以接收复数个输入信号并且,基于该复数个与内部时脉同步接收及表示一更新设定命令之输入信号,提供将该半导体记忆装置之动作设定为一更新模式之一设定信号;一解除信号输出电路,连接以接收该复数个输入信号中之至少一个,并且,基于接收该复数个与内部时脉同步之输入信号中之至少一个及表示一更新设定命令之输入信号,提供解除该更新模式之一解除信号,其中该更新解除命令包含一第一更新解除命令与一第二更新解除命令,并且于该第一更新解除命令之后接收该第二更新解除命令;一状态闩锁信号输出电路,连接以接收该设定信号与该解除信号,并且提供表示一更新模式之一状态闩锁信号,其中设定该更新模式以因应该设定信号及解除该更新模式以因应该重置信号;以及一启动电路,连接以接收一时脉启动信号,以及提供有一时脉启动逻辑位准和一时脉关闭逻辑位准之一启动信号,并且于该时脉启动逻辑位准时,启动产生一内部时脉其中,该解除信号输出电路,连接以接收该时脉启动信号,并且,当该启动信号为该时脉启动逻辑位准时,该解除信号输出电路被启动以提供该解除信号。15.如申请范围第14项所述之半导体记忆装置,其中:当该启动信号于该时脉关闭逻辑位准及该状态闩锁信号表示该更新模式时,该时脉产生器电路为关闭状态。16.如申请范围第14项所述之半导体记忆装置,其中:该设定信号输出电路提供与该内部时脉同步之该设定信号以及该解除信号输出电路提供与该内部时脉同步之该解除信号。17.如申请范围第14项所述之半导体记忆装置,其中:该等输入信号有表示该更新设定命令之一第一逻辑组合与表示该第一更新解除命令之一第二逻辑组合。18.如申请范围第14项所述之半导体记忆装置,其中:当该状态闩锁信号表示该更新模式时,即启动该启动电路。19.如申请范围第14项所述之半导体记忆装置,其中:当该启动信号于该时脉启动逻辑位准,基于内部时脉,该设定信号输出电路与该解除信号输出电路连接以接收一第二内部时脉。20.如申请范围第14项所述之半导体记忆装置,其中:该解除信号输出电路包含n(n为一自然数)个正反器与n个逻辑电路,每一逻辑电路被连接以接收该复数个输入信号,每一该n个逻辑电路提供一输出连接至一相对的该n个正反器之一输入,其与该内部时脉同步地被闩锁;该第一正反器提供一输出连接至该第二逻辑电路之一输入且该第(n-1)个正反器提供一输出连接至该第n个正反器之一输入;以及该第n个正反器之该输出被连接以提供该解除信号。图式简单说明:图1为一电路示意图,根据实施例,显示半导体记忆装置之主要部份。图2为一时序图,显示图1半导体记忆装置主要部份之动作。图3为一电路示意图,显示一习知半导体记忆装置之一部份。图4为一时序图,显示习知自行更新动作。图5为一电路示意图,根据另一实施例,显示半导体记忆装置之主要部份。 |
