| 主权项 |
1.一种半导体记忆体之检查方法,在于载置有:可以装着可成为测试对象之复数之半导体记忆体之复数之插口,及包含有,比较至少来自测试对象之半导体记忆体之读出数据与期待値数据以资检出一致/不一致之比较电路,以及用于计数所检出之不一致之数之计数电路之测试用之电路而成之印刷基板上,装着该做为测试对象之复数之半导体记忆体,将该印刷基板连接于老化试验装置之加热室内之连接器,藉由上述测试用之电路一面更新地址,一面同时实施上述复数之半导体记忆体之测试,以上述计数电路而计数该检出不良之地址而将该结果予以输出,为其特征者。2.一种半导体记忆体之检查方法,在于载置有:可以装着可成为测试对象之复数之半导体记忆体之复数之插口,及包含有,比较至少来自测试对象之半导体记忆体之读出数据与期待値数据以资检出一致/不一致之比较电路,及用于计数所检出之不一致之数之计数电路之测试用电路,以及用于记忆依据上述比较电路之比较结果之不良监定结果之记忆机构而成之印刷基板上,装着该做为测试对象之复数之半导体记忆体,将该印刷基板连接于老化试验装置之加热室内之连接器,藉由上述测试用电路一面更新地址,一面同时实施上述复数之半导体记忆体之测试,而将采用该依据由上述记忆机构所读出之前回之不良监定结果与上述比较电路之比较结果之比较结果之良否监定结果之逻辑和而成之不良资讯,收容于上述记忆机构 ,为其特征者。3.如申请专利范围第2项所述之半导体记忆体之检查方法其中由上述计数电路计数从上述记忆机构所读出之不良资讯之后,对于上述计数电路供给监定用不良资讯,而监视由上述计数电路所输出之溢出讯号以资实施良否之监定者。4.一种半导体记忆体之制造方法,将截取形成于晶圆上之记忆体晶片封入于封装包而成之半导体记忆体,装着于,载置有,包含有,复数之插口,及比较来自复数之半导体记忆体之读出数据与期待値数据以资检出一致/不一致之比较电路,及用于计数该被检出之不一致之数之计数电路而成之测试用电路之印刷基板上,将该印刷基板连接于老化试验装置之加热室内之连接器,实施老化试验处理之后,或一面实施老化试验处理,一面藉由上述测试用之电路一面更新地址一面同时实放上述复数之半导体记忆体之测试,然后,从上述老化试验装置之加热室中取出上述印刷基板,藉由测试电路实施上述测试用之电路所实施之测试以外之测试,而只选出藉由上述二个测试均监定为良品之半导体记忆体,为其特征者。5.一种半导体记忆体,其特征系令记忆电路、和包含比较自记忆电路读取之资料和期望値资料,检出一致/不一致之比较电路以及计数检出不一致之数的计数器电路的测试用之电路、和根据上述比较电路所产生之比较结果,记忆不良判定结果的判定结果记忆电路,形成于同一之半导体晶片上,经由上述测试用之电路,一边更新位址,一边进行上述记忆电路之测试,被检出不良之位址数经由上述计数器电路加以计数地加以构成的同时,取得自上述判定结果记忆电路读取之前次不良判定结果和上述比较电路所成比较结果的良窳判定结果的逻辑和的资讯,被收容于上述判定结果记忆电路地加以构成者。6.如申请专利范围第5项之半导体记忆体,其中,上述计数器电路所成之计数结果则呈可向外部输出加以构成者。7.如申请专利范围第5项或第6项之半导体记忆体,其中,上述判定结果记忆电路之字元线系经由选择被测试之上述记忆电路之记忆阵列内之字元线的位址解码器之选择信号加以选择,对应根据上述比较电路所成之比较结果的不良判定结果被测试之上述记忆电路之各记忆行,而记忆于上述判定结果记忆电路地加以构成。8.如申请专利范围第5项记载之半导体记忆体,其中,上述判定结果记忆电路系设于被测试之上述记忆电路之一部分。9.如申请专利范围第5项记载之半导体记忆体,其中,上述计数器电路系计数自上述判定结果记忆电路读取之不良资讯而加以构成者。10.如申请专利范围第5项记载之半导体记忆体,其中,上述计数电路系计数自上述判定结果记忆电路读取之不良资讯,之后计数输入之判定不良资讯,于计数至所定数的时点,输出过载信号地加以构成者。11.如申请专利范围第5项记载之半导体记忆体,其中,被测试之上述记忆电路系经由非挥发性记忆元件所构成,上述判定结果记忆电路系经由挥发性记忆元件所构成者。12.一种非挥发性记忆装置之制造方法,其特征系包含于半导体晶圆复数形成可电气性写入及消除之非挥发性记忆体的工程,和切断上述半导体晶圆,复数形成各包含一个之可电气性写入及消除之非挥发性记忆体的半导体记忆晶片的工程,和封闭各上述半导体晶片,复数形成非挥发性记忆体之工程,和将上述各非挥发性记忆装置,装着于测试基板,同时测试上述各非挥发性记忆装置的第1测试工程,和以上述第1测试工程,出货判定为良品之非挥发性记忆装置的工程;上述第1测试工程系包含于上述各非挥发性记忆装置,供给位址信号的位址供给工程,和经由上述测试基板上之比较电路,比较自测试对象之非挥发性记忆装置的读取资料和期望値的比较工程,和经由上述测试基板上之计数器电路,经由上述比较工程,计数判定为不一致之次数的计数工程,和于上述测试基板上之记忆体,记忆上述比较工程之比较结果的判定结果收容工程,于第1测试工程中,进行有关上述非挥发性记忆装置之写入、写入检查、消除、消除检查及读取的测试,于上述判定结果收容工程中,于上述记忆体,对应有关于写入之不良结果、有关于消除之不良结果及有关于读取之不良结果的判定结果则呈逻辑和之状态加以记忆,变更上述位址供给工程之位址信号,将上述比较工程及计数工程重覆施行到达所定之位址为止者。13.如申请专利范围第12项记载之非挥发性记忆装置之制造方法,其中,上述测试基板系装置于老化测试装置者。14.如申请专利范围第13项记载之非挥发性记忆装置之制造方法,其中,更包含,在于上述非挥发性记忆装置,测试电路机能的第2测试工程,上述第2测试工程系经由与上述老化测试装置不同之测试装置加以执行者。15.如申请专利范围第12项、第13项或第14项记载之非挥发性记忆装置之制造方法,其中,于上述判定结果收容工程中,于上述记忆体中,于上述非挥发性记忆装置之区段单位收容判定结果者。16.一种半导体记忆体之检查方法,其特征系含有于具有包含可装着成为测试对象之复数之可电气性写入及消除的非挥发性半导体记忆体的复数插槽,和判定来自成为测试对象之复数之可电气性写入及消除的非挥发性半导体记忆体的读取资料和期望値资料为一致或不一致之比较电路,和包含计数上述比较电路之判定结果的不一致之计数电路的测试电路之测试基板中,装着成为测试对象之复数之可电气性写入及消除的非挥发性半导体记忆体的工程,和将上述测试基板装着至测试装置之工程,和一边顺序更新自外部供给的位址信号,经由上述测试电路,执行有关上述复数之可电气性写入及消除的非挥发性半导体记忆体的写入、消除及读取的测试之测试工程,和于每有关上述写入、消除及读取之测试中,将上述比较电路之判定结果之不一致,写入至上述测试基板上之记忆体的判定结果收容工程,和于上述判定结果收容工程,将每一有关写入、消除及读取之测试的判定结果,进行写入、消除及读取之任一个之第1判定结果,和之后执行之写入、消除及读取之第2判定结果的逻辑和,将该结果做为不良资讯收容于上述记忆体之工程者。17.如申请专利范围第16项记载之半导体记忆体之检查方法,其中,上述测试工程系包含计数判定为不良之位址之数,将该结果自上述测试基板输出之工程。18.如申请专利范围第17项记载之半导体记忆体之检查方法,其中,半导体记忆体之检查方法系更包含将自上述记忆体读取之上述不良资讯,经由上述计数电路加以计数的工程,和于上述计数电路供给判定用不良资讯加以计数,监视自上述计数电路输出之过载信号,进行良窳判定的工程者。19.如申请专利范围第18项记载之半导体记忆体之检查方法,其中,将上述测试基板装着至测试装置之工程系包含对老化测试装置装着上述测试基板之工程。20.如申请专利范围第19项记载之半导体记忆体之检查方法,其中,半导体记忆体之检查方法系更包含,自上述老化测试装置取下上述测试基板,将上述测试基板上之半导体记忆体,经由第2测试装置加以测试的第3测试工程者。图式简单说明:第1图系表示适用本发明之老化试验板之概略构成之方块图。第2图系表示测试电路之构成例之方块图。第3图系表示于适用本发明之老化试验用板上之快闪记忆体之测试程序之全程之流程图。第4(A)图系在于老化试验之从做为被测试装置之快闪记忆体之数据之读出程序。第4(B)图系表示对于被测试装置之良好地址之数据之写入程序之流程图。第5图系表示于老化试验之从不良地址记忆记忆体之良/不良资讯之读出及其计数程序之流程图。第6图表示测试电路之更具体的构成例之方块图。第7图系表示使用FGA来构成测试电路时之实施例之方块图。第8图系表示使用FPGA来构成测试电路时之其他之方块图。第9图系表示测试电路之其他构成例之方块图。第10图系表示以往之快闪记忆体之检查程序之流程图。第11图系表示适用本发明之快闪记忆体之检查程序之流程图。第12图系表示适用本发明之快闪记忆体之概略构成之方块图。第13图系表示适用本发明之快闪记忆体之其他实施例之方块图。 |
